Verilog结构描述

最新推荐文章于 2024-06-28 15:13:15 发布

Summer8918

最新推荐文章于 2024-06-28 15:13:15 发布

阅读量3.4k

点赞数 1

CC 4.0 BY-SA版权

分类专栏： Verilog

本文链接：https://blog.youkuaiyun.com/qq_38677031/article/details/84226818

本文介绍了Verilog中的结构描述，重点讲解了基本单元（primitives），包括其功能、类型以及使能输入的作用。此外，还详细阐述了基本单元的实例化过程，包括位置映射和名称映射，并提到了未连接端口的处理。最后，讨论了逻辑强度模型在描述硬件行为中的重要性，特别是在处理开极输出、三态驱动和MOS充电存储等场景。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

结构描述: 用门来描述器件的功能；
primitives(基本单元) : Verilog语言已定义的具有简单逻辑功能的功能模型(models)；基本单元是Verilog开发库的一部分。大多数ASIC和FPGA元件库是用这些基本单元开发的。基本单元库是自下而上的设计方法的一部分
在这里插入图片描述
条件基本单元有三个端口：输出、数据输入、使能输入；Verilog有四种不同类型的条件基本单元
 这四种基本单元只能有三个引脚：output, input, enable；
 这些单元由enable引脚使能；
 当条件基本单元使能信号无效时，输出高阻态
在这里插入图片描述

基本单元实例化：
在端口列表中，先说明输出端口，然后是输入端口；
实例化时实例的名字是可选项；
延迟说明和信号强度说明是可选项；
模块实例化(module instantiation)
模块实例化时模块必须有一个名字；
使用位置映射时，端口次序与模块的说明相同；（实际设计中，名称映射可能更通用一些。）
comp c1 (Q, R, J, K); // Positional mapping
使用名称映射时，端口次序与位置无关
comp c2 (.i2(K), .o1(Q), .o2®, .i1(J)); // Named mapping
c