Verilog进行结构描述(structural modeling)（一）：基本概念

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1.结构描述(structural modeling)的内容：

• 用门来描述器件的功能
• 基于基本元件和底层模块例化语句
• 最接近实际的硬件结构
• 主要使用元件的定义、使用声明以及元件例化来构建系统
• primitives(基本单元) : Verilog语言已定义的具有简单逻辑功能的功能模型(models)

2.实例

Verilog HDL不同于C语言这类程序语言，在写Verilog HDL代码时，一定要清楚是在描述硬件，而不是在编写程序。

上图电路图可用如下硬件语言描述：

module MUX4x1( Z, D0, D1, D2, D3, S0, S1);
    output Z;
    input D0, D1, D2, D3, S0, S1;
       and  (T0, D0, S0_, S1_),
                (T1, D1, S0_, S1),
                (T2, D2, S0, S1_),
                (T3, D3, S0, S1);
        not (S0_, S0), (S1_, S1);
        or (Z, T0, T1, T2, T3);
endmodule

上图的RS触发器，可用如下硬件语言描述：

module rs_latch (y, yb, r, s);
        output y, yb;
        input r, s;
        nor n1( y, r, yb);
        nor n2( yb, s, y);
endmodule

• Verilog结构描述表示一个逻辑图
• 结构描述用已有的元件构造。

• 结构描述等价于逻辑图。它们都是连接简单元件来构成更为复杂的元件。Verilog使用其连接特性完成简单元件的连接。
• 在描述中使用元件时，通过建立这些元件的实例来完成。
• 上面的例子中MUX是没有反馈的组合电路，使用中间或内部信号将门连接起来。描述中忽略了门的实例名，并且同一种门的所有实例可以在一个语句中实例化。
• 上面的锁存器(latch)是一个时序元件，其输出反馈到输入上。它没有使用任何内部信号。它使用了实例名并且对两个nor门使用了分开的实例化语句。
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