静态时序分析(STA)

最新推荐文章于 2025-04-17 12:20:50 发布

seu他山之石

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分类专栏：秋招准备数字IC STA

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静态时序分析（STA）是数字集成电路时序验证的关键方法，与时序仿真相比，STA无需激励波形，能全面检查所有时序路径，速度快且考虑了实际芯片的噪声和影响。然而，它也有局限性，例如不适用于模拟电路验证、不定态检查和同步状态机验证等，需要与仿真结合使用。

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静态时序分析

STA-1. 从一个反向器开始说时序
静态时序分析（Static Timing Analysis, 以下统一简称STA）是验证数字集成电路时序是否合格的一种方法，其中需要进行大量的数字计算，需要依靠工具进行，但是我们必须了解其中的原理。在综合工具（DC / Genus 等），布局布线工具（ICC2 / Innovus 等），时序分析工具（PrimeTime / Tempus 等）中都嵌入了不同的STA引擎，这些引擎往往在时间和精度方面有一些折衷，但是目的就是以尽量小的误差去模拟物理器件和绕线的SPICE模型，从而更接近芯片生产出来后真实的性能。

为了更好地理解STA，有必要提一下时序仿真，它是另外一种验证数字集成电路时序是否合格的方法。下面用一张表来对比一下这两者之间的区别，第一点是激励波形，STA是不需要的激励波形的，但是需要SDC（Synopsys Design ConstrAInt，时序约束），后续的文章会具体介绍SDC的内容，而时序仿真时严重依赖激励波形的；第二点是完整度，STA能够对数字电路中所有的时序路径进行全面的检查，而时序仿真在覆盖率上有一定限制；第三点是效率，STA的比较简单，速度更快，而生成仿真需要的激励，建立仿真环境可能费时费力；第四点是鲁棒性，STA能够考虑到电路中串扰噪声以及OCV（On Chip Violation, 片上偏差）的影响，提高芯片制成后