Quartus II使用小技巧

已于 2024-03-01 10:53:52 修改
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分类专栏： FPGA 文章标签： fpga开发
于 2024-01-22 22:41:18 首次发布
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版权

工程结构：

在建立完某项设计的文件后，依次在其里面新建四个文件夹，分别为：rtl、qprj、msim、doc。

75c80585959941afbce1c18692a775c3.png

rtl文件夹用于存放设计的源文件。

doc文件夹用于存放设计的一些文档性的资料。

qprj文件夹用于存放quaruts 工程以及quartus生成的一些过程性文件。

msim文件夹用于存放仿真文件。

如何查看一个Quartus工程用的是什么版本呢？

用notepad++打开工程名.qsf文件，查看最后一次打开使用的版本即可。

工程名.qsf文件部分内容如下：

set_global_assignment -name ORIGINAL_QUARTUS_VERSION 21.4.0
set_global_assignment -name PROJECT_CREATION_TIME_DATE "22:28:56  JANUARY 09, 2024"
set_global_assignment -name LAST_QUARTUS_VERSION "21.4.0 Pro Edition"

快捷键：

Ctrl+L Start Copilation 开始全局编译
Ctrl+K Start Analysis & Synthesis 开始分析与综合

输入设计有三种：

HDL代码输入、原理图输入、原理图和HDL代码混合输入。

2f0026a01ae64f5699edebd66044783c.png

Verilog布置接口的两种方式：

e7848343d6d140a08abc27111af50668.png

使用Quar

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像的，连新建，保存，另存为图标的样子都一样。 每一个设计项目都是以工程为单位的，里面可以包含设计图，波形图，管脚绑定，芯片 选择等信息。（就如同vc软件的工作空间这个概念） 点选工具栏中的new，新建一个工程。 接下来就是设置工程的一些基本信息。 输入完工程名字后，点选next。如果所在的文件夹下还有其他工程，Quartus会显示提 示信息，自己阅读后进行选择。 当然也可以直接点选finish，在后续的设计中，可以通过菜单栏中的Assignment进行修 改，如Device选项，修改使用的器件。 接下来是在工程中添加文件，比如自己曾经设计好的VHDL源码，原理图等或者库之 类信息。如果不要添加任何文件，直接选择next。 接下来就是器件芯片的选择。 更具实验箱上的芯片进行选择。在Device family中选择Cyclone，在Available devices 中选择EP1C6Q240C6。 点选next，让自己选择第三方软件，如ModelSim，Synplify等，不做任何修改，直接 next，最后finish，整个工程配置完成。 当我们以后再建立工程的时候，由于我们下载使用的芯片都是一样的，工程的基本信息 都是一样的，我们可以使用先前的工程的settings。 在输入工程name的时候，点选use existing project settings，选择指定的工程settings或 者上一次的工程settings，然后直接点选finish，省去了每一次新建工程都需要选择器件。 图3 建立完工程后，假使我们使用原理图的设计方案，因此新建一个block diagram，如图 4. 图4 如果我们设计一个16位计数器，选用74163芯片来制作一个简单的16位计数器。 在bdf文件的空白处双击然后在name选项中直接输入芯片名称。 插入input，output 后，连接进行布线。光标移动到线的一段后就会自动变成十字形， 表示可以进行线输入，连接完线后，如图5. 图5 为了显示清晰，可以将一些功能相同的线或者输入输出合并，即利用总线。比如将输出 端QD,QC,QB,QA合并。先将输出端连出线，然后给各线命名。直接点选中线后从键盘输入 可以看到每条线都有了自己的name。 每条线有了name后可以方便很多，比如我们进行连线的时候，就可以不必每次将需要 相连的线连上，只需取上相同的名字，编译的时候编译器就知道这些线是相连的。因此如果 采用命名的方式连接，一定要注意线的命名，不要使得不相连的线命名相同，这样就会导致 错误，请注意Quartus的编译器是不区分英文大小写的。 如果是进行总分线连接，则一定要按照规定命名。在首先分线的名字一定要一样，然后 表示哪条分线的数字一定要用[ ]括起来，否则编译无法通过。该实验中命名为 Q[0],Q[1],Q[2],Q[3],因此总线应为Q[3..0]或者Q[0..3]。最后连接一个输出端，其中输出端命 名也要注意宽度，和总线宽度保持一致。并注意输入输出端的和总线的顺序，比[3..0],[0..3] 对应是不一样的，为了自己使用的方便，一定要养成自己的总线，输入输出命名方式风格， 个人建议全部从高到低命名，并使得最低位为0，这样符合数字电路的习惯，如本例中8位 总线命名为Q[7..0],输出命名为Q[7..0]。 如果这只是自己设计的一个模块，自己可以试着将该文件编译一下。本例中memory是 顶层设计图，如果要单独编译该设计图，应点选project——set as top-level entity。如图8. 图8 点选编译的快件按键，鼠标移上去会显示：Start compilation。 对这一自己设计的芯片进行打包。点file——create——create symbol file for current file， 如图9. 图9 生成一个和设计图名字一样的bsf文件，即为打包的芯片。 在memory设计图中，双击空白处，输入cdu16（名称为刚才自行设计模块的文件名） 就可以调出自己打包的芯片，也可以双击后在project中点选，如图10. 图10 电路设计完成后，就是在此编译了，如果前面点选了别的文件为top-level entity不要忘 了设置下，把memory设为top-level entity。 在原理图的设计时，自己可以尝试用用工具栏中的各种辅助工具，比如注释工具，使得 自己的原理图更加直观易懂，如下图。 其中观察的zoom in，zoom out选项，单击是zoom in，按住shift后单击是zoom out， 当然直接右击就是zoom out，这和后面波形仿真中观察波形是一样的。 进行波形仿真，验证设计的正确性。新建一个vector waveform file，如图11. 图11 个人比较喜欢把设计图，波形图等界面单独显示，利用自己电脑windows7系统的预览 功能，切换起来十分方便，便于观察。点detach window，就可实现，如图12. 图12 然后在edit里面编辑end time和grid size。如图13. 图13 在左边name一栏双击,如下图。 点选node find。 第一次的时候有可能需要设置Filter中为Pin：all。 点选List，列出所有Pin。 选择Nodes Found中到Selected Nodes。（利用两者直接的四个按钮可以方便传送，删除） 完成后，如图14（此图我已经进行过波形仿真，顾不是原始的波形图） 图14 自己开始进行波形仿真。其中会发现总线上的信号D0,D1等信号左边符号显示的是io， （D0,D1本来的属性就是IO）这个问题后面再说。左边工具栏的功能，自己一个个点点试 试就知道什么功能了，很容易上手。第一次做波形仿真的时候有可能会遇到无法点选珊格， 需要自己小心意义，选满珊格，其实是没有勾选snap to grid。在工具栏倒数第二个键就是此 功能键，当然也可以在view里面选择，如图15. 图15 将一些类似的信号进行合并，一起选中后右击，点选group，进行合并或者拆分。在对 一些信号合并的时候，个人使用Quartus有个小瑕疵，不能命名为SW R1 R2 R3 BUS，这样 的信号名，有空格或者“【”等符号都会显示illegal node name。 对于那些名称很类似的信号合并，由于你需要重新排序，可以点工具栏最后那个按钮， 看英文你就知道选按照升序或者降序排列，默认的是升序，由于波形仿真需要一般都选 descenting。 点选波形仿真的快捷键。 波形仿真中有个需要注意的是，波形图的名称一定要与你所在的工程名相同。因为波形 仿真是和编译后的文件关联的。因此如果你在设计16位计数器的时候进行了波形仿真来测 试是否符合要求，如果想保留此波形图，请save as其他名称，因为后面进行memory的波 形仿真图的时候，会把原图覆盖。如果不取和工程名相同名称的波形图名称，将无法进行波 形仿真。 波形仿真完后，出来一个类似波形仿真对话框的界面，他的label 名称为：simulation如 图16. 图16 会发现该波形图比原波形图多出了8个信号，正好与原来波形图中的双向信号对应，只 是多了个后缀result。这正是你要总线输出信号。你可以试着去修改波形图（其实修改不了， 所以我一般随便双击一段波），会弹出对话框如图17. 图17 点选I want那个选项。然后出现一个对话框，点yes，发现自己创建的波形图变了。两 个英文对话框的意思就是我要重修原来的input file，你点了修改了，系统检测到你点波形图 已经改变了，因此询问你是否替换成修改后的波形图，点yes后就发现自己原来的波形图上 也多出了那几个信号。将这些信号排序组合，命名，如图18. 图18 你会发现波形仿真的结果原来的总线信号还是处于高阻态信号，后来出现的信号显示了 你预期的结果。这个时候注意，原来那些高阻态的信号不能删除，如果删除波形仿真会出错。 （不信可以自己试试，到底哪里会错误）为了避免影响自己观察，既然已经将他们打包了， 把他们放在波形仿真末尾，不碍着自己。 在设计的过程中，如果通过波形仿真发现问题错了，得修改电路图。如果没有改变顶层 的输入输出，如只改变了内部连线，则直接点波形仿真好了，不用再次重新建立波形仿真图。 同样，如果打包的芯片内部连线改变了，只用去修改下内部的连线就可以了，重新编译一下。 但是如果某个打包的芯片需要改变输入输出，那么只能将该芯片重新create symbol file for current file了，将原来的bsf文件覆盖了。不然编译的时候会显示被改变的输入或者输出端 与原来的不符合。在顶层芯片图中，也需要右击该芯片，然后选择update symbol or block。 如图19. 图19 三个选项自己英文都能够看懂，更新后引脚的位置有可能改变了，自己需要注意下，然 后重新连接正确。重新编译。 得到正确的波形图后，写实验报告的时候需要对波形图进行说明，此时点选A工具， 进行注释十分方便。 波形仿真正确后，需要进行下载电路的设计（有些图甚至不需要添加外围下载电路）， 然后进行只需进行管脚绑定了。 点选Assignment->Pin Planner 只需在管教的location 选项直接输入管教的数字，就可以很简单的绑定了。 管教绑定后结果如图20. 图20 管脚绑定完再次编译，自己可以看到原来的设计图中的输入输出旁边都会显示已经绑定 好的管教，非常直观，便于自己观察。如图21. 图21 下载： 点选tools->Programmer 第一次有可能使用Hardware Setup。（本人使用的USB下载，写此文时未接上所以显示 No Hardware。实验室的下载线使用的都是并口下载线（有个学长做好了USB下载线，不知 道有没有广泛使用）。Mode选择JTAG，选中sof文件后就可以start了。） 关于下载的一些经验： 每个人都有自己的下载习惯，根据我们实验需要，我们可以养成自己的下载习惯。由于 下载需添加下载电路，万一我们要仿真原来的设计图就显得麻烦了，因此个人建议，在工程 所在的文件夹下再次新建一个工程，然后将原来的设计文件全部add all进去。（在工程建立 的时候那个add file步骤，也可以点选Project->Add/Remove Files in Project进行操作）如图 22 图22 将原来的顶层图打包，作为下载的一个模块，然后添加下载电路。如下图所示： 由于我们下载经常要用到一些下载辅助模块，如扫描电路，消抖电路，7端译码器，可以专 门新建一个文件夹保存这些设计文件，然后在Project中add就可以。然后依次生成对应的 bsf文件（即打包,bsf 文件必须在工程所在的文件下），添加到下载电路中。 管脚绑定也可以利用tcl 命令来完成，我们做实验的时候要反复用到数码管的下载，数 码管的绑定每次都是一样的，而且我们都是用自己设计的扫描电路和7段译码器，因此我们 可以利用tcl命令来简化我们自己的绑定。一种比较省事的办法就是在第一次使用Pin Planner 后，点选file->export,导出文件类型选择tcl。 查看tcl 文件，我们可以看到里面的信息如下： # Copyright (C) 1991-2009 Altera Corporation # Your use of Altera Corporation's design tools, logic functions # and other software and tools, and its AMPP partner logic # functions, and any output files from any of the foregoing # (including device programming or simulation files), and any # associated documentation or information are expressly subject # to the terms and conditions of the Altera Program License # Subscription Agreement, Altera MegaCore Function License # Agreement, or other applicable license agreement, including, # without limitation, that your use is for the sole purpose of # programming logic devices manufactured by Altera and sold by # Altera or its authorized distributors. Please refer to the # applicable agreement for further details. # Quartus II Version 9.0 Build 132 02/25/2009 SJ Full Version # File: E:\code\computer system\cpu design\result\memory\mem_download.tcl # Generated on: Thu Dec 24 19:08:02 2009 package require ::quartus::project set_location_assignment PIN_184 -to q[2] set_location_assignment PIN_183 -to q[1] set_location_assignment PIN_182 -to q[0] set_location_assignment PIN_29 -to scan set_location_assignment PIN_186 -to y[6] set_location_assignment PIN_187 -to y[5] set_location_assignment PIN_188 -to y[4] set_location_assignment PIN_193 -to y[3] set_location_assignment PIN_194 -to y[2] set_location_assignment PIN_195 -to y[1] set_location_assignment PIN_196 -to y[0] set_location_assignment PIN_116 -to CLR_INDATA set_location_assignment PIN_115 -to EN_INDATA set_location_assignment PIN_152 -to CLK_COUNT set_location_assignment PIN_117 -to 161ar set_location_assignment PIN_105 -to 161pc set_location_assignment PIN_118 -to ldar set_location_assignment PIN_28 -to H set_location_assignment PIN_107 -to pcclrn set_location_assignment PIN_108 -to memenab set_location_assignment PIN_113 -to rd set_location_assignment PIN_114 -to we set_location_assignment PIN_106 -to pcload set_location_assignment PIN_123 -to pc_bus set_location_assignment PIN_124 -to sw_bus set_location_assignment PIN_122 -to reset set_location_assignment PIN_64 -to T3 保留我们所要的下载信息： package require ::quartus::project set_location_assignment PIN_184 -to q[2] set_location_assignment PIN_183 -to q[1] set_location_assignment PIN_182 -to q[0] set_location_assignment PIN_29 -to scan set_location_assignment PIN_186 -to y[6] set_location_assignment PIN_187 -to y[5] set_location_assignment PIN_188 -to y[4] set_location_assignment PIN_193 -to y[3] set_location_assignment PIN_194 -to y[2] set_location_assignment PIN_195 -to y[1] set_location_assignment PIN_196 -to y[0] 以后每次进行下载的时候，只需在Project中添加该tcl 文件，然后点选菜单栏tools->Tcl Scripts 然后选择Project中的那个tcl 文件，点选Run，即运行下这个tcl 命令。当我们去查看 原图的时候，会发现那几个数码管的下载管教已经成功绑定了。其余的利用Pin Planner可 以快速绑定。 p.s：一些补充的内容 1.关于Quartus使用 去图书馆借阅一本Quartus的书，很多书籍都有介绍如何入门使用，而且写的很详细。要学 会充分利用图书馆的书籍资源。 Quartus的使用和其他软件一样，完全是孰能生巧。比如放大缩小，自己可以使用鼠标的单 击，右击，其实还可以通过ctrl键和鼠标的滚轮结合使用。如果你不知道某项操作，一种方 法是在他人寻求帮助，找有经验的人，而Google恐怕是每个人最好的老师。还有一种办法 就是自己去尝试。毕竟很多软件做的都是很人性化的，作者设计的软件是很为用户考虑的， 而且通过那些选项的英文提示，我们就很容易完成我们所设想的事情。比如要用到建立mif 文件，你会发现无法填入16进制数，他会提示你请输入十进制的数，这个时候就知道他默 认的是10进制，因此你第一个想到的就是采用16进制，自己右击一下就会发现有地址和内 容的16进制选项了，我们要学会自己去尝试，一个软件很大，不可能全部由别人来告诉自 己怎么使用，自己也会养成自己使用软件的习惯和窍门。 2.HDL语言 实验中的下载模块，我们尝试着使用VHDL或者Verilog来完成设计，你会发现很简单使用。 不管是使用原理图还是HDL语言，我们都可以在顶层框图导航，右击 locate in RTL viewer， 查看编译后的RTL图。为了进一步学习，应当熟练掌握HDL描述语言，在工业界以Verilog 占主导地位。查看RTL如下： 选择完后显示如下： RTL查看的好处有很多，很方便自己排错，如果你是图形输入，可以很轻松的检查线是否 存在连接错误。（光标移动到某根线就知道为什么了） 3.例化原件 本人做的时候也遇到过这种问题，自己在使用VHDL完成课程设计的时候，自己使用语言 写了一个存储器，结果编译的时候过了，但是综合的时候出错，显示逻辑单元不够，在后来 的学习当中，知道了这个是Quartus综合工具的问题，因为他不够智能。在我们每次编译完， 我们可以看到编译信息，使用了多少逻辑单元，使用了多少存储资源。Quartus综合的时候 将我们的语言使用逻辑单元来实现，因此逻辑单元被全部用光。解决的办法有两个：使用第 三方综合工具，例化原器件。 点选菜单栏的tools->MegaWizard Plug-in Manager，如下图： 会显示对话框如下： 点选next 在左边的方框中选择Memory Compiler->RAM:1-PORT，右半部分第一个是Cyclone芯片选 项，自己选不同的Device family可以看到左边有些资源就不可以例化，因为每个芯片的ip core不一样造成的，比如我们的Cyclone芯片就有两个pll让我们调用，第二个选项选择例 化语言：VHDL，AHDL，Verilog HDL，然后选择例化后的文件名极其位置，点选next，进 行存储字的大小，线宽等选项。 可以如果还需要更加详细的参数设置，只需next下去，当然可以直接finish，利用默认的参 数。 我们可以看到可以有很多原件可以让我们调用，就如同图形输入的元器件库。 4.第三方软件 当我们熟练掌握了使用Quartus后，可以试着尝试使用第三方软件来完善我们的工程， 有些第三方软件确实比Quartus自带的工具强大，如用于仿真的Modelsim，用于综合的 Synplify，而且这些软件和Quartus软件都能很方便的配合使用。 新建工程的向导当中就有一步是选择第三方软件，我们起初选择的默认参数，即都没有 使用，当我们熟练使用后就可以试着通过调用第三方软件来实现。 ModelSim可以进行前仿真，也可以进行后仿真。（前仿真即功能仿真，不考虑延时等器 件性能，后仿真即模仿实际情况的仿真，Quartus也可以实现，在仿真的opinion选项里有勾 选是否考虑器件等因素），ModelSim的仿真功能还是很强大的。 Synplify软件是一款很流行的综合软件。就比如前面的存储器，如果自己用语言描述， Synplify的综合就知道调用存储单元来实现该功能，Synplify的好处有很多，对于逻辑资源 的节省是其一大特色。Quartus的编译，综合 完成后会显示消耗的资源，如果通过Synplify 综合，逻辑资源有时候能节省很多。Synplify软件和Quartus软件能够很好的配合使用，可 以通过Synplify软件调用Quartus软件，也可以通过Quartus软件调用Synplify软件。
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