Xilinx ISE 开发过程中生成的各种文件(一)

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电路设计与输入-->功能仿真-->综合优化-->实现过程（翻译、映射、布局布线3个小步骤）-->烧写芯片，在线调试

综合优化：

XST：全称为XilinxSynthesis Technology，这是Xilinx ISE里面附带的一个免费的综合工具。

Synplify生成文件：netlist网表文件 标准edif文件*.edf;    综合约束传递文件*.ncf;

                                  结构级视图文件*.srs; 有限状态机编码文件*.fse;

生成文件：NGC网表文件 *.ngc（XST输出） *.edn *.ngo

约束文件：                          

3种：用户约束文件UCF,网表约束文件NCF,物理约束文件PCF。

       UCF由用户输入，NCF由综合工具产生。UCF优先级高。

翻译Translate：

把多个设计文件merge成一个网表文件。

（输入：网表文件EDF(或ngc，ngo)+NCF文件）

NGDBuild:

这个命令，其实就是translate啦。这是implementation的第一步。它会把所有的netlist和design constraint合并到一起，生成一个ngd文 件供map工具使用。

生成文件：*.ngd

映射Map：

把网表中的逻辑符号(gates)分组到物理组件(slices and IOBS)中。

MAP:

MAP命令是将NGDBuild命令所生成的ngd文件，映射到具体的FPGA器件里面去。MAP将产生一个NCD文件供PAR使用。

生成文件：*.ncd

布局布线Place & Route：

把组件放置于芯片中，连接组件，并提取时序数据到报告文件。

PAR:

Place & Route。将逻辑网表适配到FPGA的底层硬件结构上的操作，输出为FPGA配置文件。

时序分析报告：

TRCE:

这个是用来产生偶们最最关心的timingreport的。TRCE会分析你的FPGA的设计并且产生一个后缀名为“.twr”的时序报告。你可以用任何文 本工具打开它，也可以用xilinx的Timing Analyzer。Timing Analyzer比较直观，推荐新手使用。

生成下载文件：

Bitgen：

顾名思义，这个Bitgen就是用来generate programming file啦。

生成文件：*.bit