UVM概述及uvm_component和uvm_object(一)

最新推荐文章于 2025-07-25 09:53:58 发布

南国之邱

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分类专栏： uvm 文章标签： uvm

本文链接：https://blog.youkuaiyun.com/qq_31935691/article/details/60370395

本文介绍了UVM（通用验证方法学）的基本概念和验证平台的组成，包括Driver、Monitor、Scoreboard和Reference Model的角色。UVM基于SystemVerilog，提供了组件间的通信接口。UVM Component具有树形结构和Phase执行特性，常用于创建验证环境。UVM_object则是非组件类的基础，如Sequencer、Driver和Monitor。文章还详细阐述了各类组件和对象的继承关系及功能。

UVM:Universal Verification Methodology(通用验证方法学)
UVM：是建立在systemverilog平台上的一个库，提供了一系列的接口，让我们能够更方便的进行验证。

验证平台组成：
Driver：用来把不同的激励施加给DUT；
Monitor:用来检测DUT的输出；
Scoreboard：专门用来比较期望值与monitor检测到的DUT输出；
Reference model：输入跟DUT完全一样，它的输出送给scoreboard。用于和DUT的输出比较。

UVM验证平台的树形结构：
这里写图片描述
Driver负责给DUT发送数据，sequencer用于产生这些数据，一个sequencer通过启动一个sequence，从sequence获取数据，并把这些数据转交给driver。
Agent只是简单的吧driver、monitor、sequencer封装在一起。Agent对应的是物理接口协议，不同的接口协议对应不同的agent。在一个验证平台中通常会存在多个agent。
Env相当于一个特大容器，把所有的uvm_component都包含在其内部作为其成员变量。
实际验证平台：