搞IC的小冯

设计时序是基本功，怎样才能高效的设计时序图呢？下面是我搜集到的工具以及我目前在用的工具，希望大家能找到最适合自己的工具。

Modelsim在对项目中文件进行编译、优化、仿真、调试过程中使用到的命令及存在的GUI操作

一、官网介绍1.官网：Veripool2.介绍：Verilator：最快的 Verilog/SystemVerilog 模拟器 执行 lint 代码质量检查 接受可合成的 Verilog 或 SystemVerilog 编译成多线程 C + + 或 SystemC 创建 XML 用于自己的工具的前端3.What Verilator Does使用类似于 GCC 或 Synopsys 的 VCS 的参数调用 Verilator。它通过读取指定的 Verilog 或 SystemV.

使用Debussy看项目代码的过程

Linux下VCS&Verdi入门级联合仿真教程

ASIC设计流程及各个环节中常用的EDA工具