RTL综合<2>----for循环

对于现在的仿真器，for循环一般都是可以综合的。

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`timescale 1ns / 1ps
module    test(
    input               clk, rst_n,
    input       [7:0]   data,
    output  reg [2:0]   num
);
//=====================================
integer i;
always@(posedge clk)
begin
    if(!rst_n)
        num <= 3'd0;
    else for (i=0; i<8; i=i+1)
            if(data[i])
                num <= num + 1'b1;
end
//====================================
endmodule

这个代码看似是想要在一个时钟周期计算出八位data数据的高电平位数，综合后的电路：

看着不错，但是真的实现了所要的功能了吗？编写testbench

`timescale 1 ps/ 1 ps
module test_vlg_tst();
reg clk;
reg [7:0] data;
reg rst_n;                                            
wire [2:0]  num;

test i1 (
    .clk(clk),
    .data(data),
    .num(num),
    .rst_n(rst_n)
);
initial                                                
begin                                                  
    rst_n = 0;
    #20 rst_n = 1;
    #500 $stop;
end
initial                                                
begin                                                  
    clk = 0;
    forever #10 clk = ~clk;
end
initial                                                
begin                                                  
    data = 8'hA7;
end
endmodule

仿真波形如下：

可以看出，num只是每个时钟周期加一而已，并不是计算data高电平的位数，always非阻塞赋值，只有always结束后赋值给左边的，因此出现上面情况。将其改为如下：

`timescale 1ns / 1ps
module    test(
    input               clk, rst_n,
    input       [7:0]   data,
    output  reg [7:0]   num
);
//==============================================
integer i;
always@(posedge clk)
begin
    if(!rst_n)
        num = 8'd0;
    else for (i=0; i<8; i=i+1)
            if(data[i])
                num = num + 1'b1;
end
//==============================================
endmodule

仿真波形：

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似乎for循环综合这种依赖之前结果的电路会出现问题，一般只建议综合简单的分立的简单赋值：

for (i=0; i<8; i=i+1)
    out[i] <= a[i] & b[i];

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