FPGA学习记录二

FPGA学习记录二

研究生不是只有学习，还要有生活。事业，爱情。让生活充实、自信、快乐。

20170617 周六

进行SDRAM测试，代码太多了，天，好难呀。先验证，后面慢慢看呀。遇到IP问题，下次再查，今天先回去了。

20170619 周一

前天主要把实验室收拾好。昨天中午江老师请大家吃鱼，味道特别好，是那种小鱼焖锅。昨天晚上对板子定性进行测试，得到一些结论，说今天来继续测试的，但是我来晚了，就没测试，那现在弄FPGA吧。

SDRAM的读写fifo的ip加入不了，没找到原因，只好先放一下。待解决。

flash程序测试了，但是看仿真波形不会，要进一步弄明白程序的原理，才能进一步看懂仿真，这条路很长啊。

数码管测试。

20170627 周二

一周以来在忙这个项目的重要测试，很少时间FPGA，基本都在使用labview，MATLAB上。经过自己做的事，感觉自己对数据处理分析算法方面比较有感觉，做起来倒也挺顺的。但是一方面又明白，那很可能是因为自己对那方面先就熟悉了，所以才会得心应手。FPGA是要学的，不能只等在已会的东西上，还要不断突破，才能更好地成长。

好了，继续学习Verilog。

从“学习FPGA那些事”中的摘抄：

如果着手以“建模”去理解 Verilog HDL 语言，以“形状” 去完成 Verilog HDL 语言的设计。在感觉上 Verilog HDL + FPGA 是“可所触及”，是一 种“实实在在”的感觉，不相等于“编程”时的那种“抽象感”。

我的感觉是，Verilog通过编程，设计硬件模块。可多个模块真正同事并行运行。

下午晚点时候，实验室买的储物架到了，然后大家一起整理了下，安好了架子，收拾了实验室，感觉自己真像家人一样，慢慢融入了实验室，开始为实验室的一草一木着想，熟悉了这里的一方一寸。这样也