Quartus错误集锦

1.Error: Top-level design entity "test" is undefined

原因：顶层模块的module名 没有和 工程名同名

解决方法：把顶层模块的 module名 改成 和工程名 同名

2.Error (10278): Verilog HDL Port Declaration error at test.v(4): input port "clk_in" cannot be declared with type "reg"

原因：输入变量不能定义成reg型，必须是wire型，我们做的一个芯片的输入引脚需要是实时采集输入数据的，所以必须是wire（导线），不能是寄存器型

解决方法：把输入信号定义成 线型 wire

3.Error (10137): Verilog HDL Procedural Assignment error at test.v(12): object "led" on left-hand side of assignment must have a variable data type

 原因：数据类型定义错误 或者 赋值类型错误

 解决方法： 在always 过程块中被赋值的变量必须是 reg （寄存器型），用 assign 连续赋值的对象 必须定义成 wire（线型）

 4.Error: Can't place multiple pins assigned to pin location Pin_108 (IOC_X34_Y2_N0)

原因： PIN_108是一个多功能管脚，还有一个功能是nCEO，也是默认的功能。如果要用它当普通IO，需要提前设置一下

解决方法：assignments>device>device and pin options>dual-purpose pins里面把nCEO设置成use as regular i/o就可以了

5.Error (10028): Can't resolve multiple constant drivers for net "key_flag" at clock.v(33)

原因：一个变量不能同时被在两个 always 过程块中被赋值