UVM 验证方法学之interface学习系列文章（七）高级 《bind 操作》（1）

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分类专栏： #systemverilog#interface# 文章标签： UVM
于 2021-05-20 10:22:27 首次发布
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本文介绍了SystemVerilog的bind构造，允许在不修改目标源代码的情况下，将模块或接口实例化到另一个目标模块或接口。通过示例展示了如何使用bind操作，并探讨了在复杂环境中如何高效地进行bind操作，特别是在多层次模块结构下的应用。

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目录

一， 话说在前

二， 牛刀小试

三， 牛刀二试

四， 三思后行

一， 话说在前

依据SVA讲述，设计人员在码RTL代码时候，应当适度嵌入一些sva 断言语句，此举能够尽可能早期的发现bug行为。如果设计人员在RTL代码中写了assert，但是并不是我们验证人员所期待的。而且，我们验证人员是没有办法去修改设计代码的，所以我们需要将sva与RTL代码设计联系在一起的念头。

SystemVerilog提供了一个绑定构造，它允许您将一个模块（module类型）或 接口 （interface类型）实例化到另一个目标模块或接口，而无需修改目标的源代码。实例的端口通常连接到内部目标信号。如果绑定接口，可以使用虚拟接口或抽象类机制引用接口。

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零，前言 上一节，我们对bind 有了一个初步认识，并简单举了几个例子。不过，作为一名严谨的程序猿，我们还是要从基本语法讲起。 一，bind 基本语法 bind <module_name or instance_name> <checker_name> <checker_instance_name> <design_signals> （1）module_name和instance_name用于指定将要被监测的设计的模块名或者实例名； （2）chec
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1. interface中除了可以定义变量，还可以定义任务和函数。还可以在其中使用always和initial语句。 interface可以代替driver做很多事情，但是并不能代替driver做所有的事情。interface只适用于做一些低层次的转换，如8b10b转换、曼彻斯特编码等。这些转换动作是与transaction完全无关的。 使用interface代替driver的第一个好处是可以让driver从底层繁杂的数据处理中解脱出来，更加专注于处理高层数据。第二个好处是有更多的数据出现在interfac
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虽然我们没有启动UVC 进行端口的信号驱动，但是由于最高位bit[8] 是出于非z 状态，而是 x 状态，那么该x 态会传入 RTL 代码中。所以，如果我们不能够在interface 中的位宽连续赋值语句中给与格外关注，我们会遇到纠结的问题。前面文章提到，随着验证复杂度的不断增加，interface 的bind 的操作，是必不可少的用法。module a 的输出，连接到 module b 的输入，同时，内部bind 结构内部，通过连续赋值语句，对moule b 的信号进行再次驱动。
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【代码】使用bind连接dut和interface。
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property使用 结合sequence(序列)对时序和逻辑的描述，property(属性)可以用来描述设计的确切行为。Property可以在验证中用来做assumption，checker或者coverage: - 当使用assert关键词时，可以用作checker来检查设计是否遵循property的描述。 - 当使用assume关键词时，可以作为环境的假设条件，对于仿真环境和形式验证均起到对激励进行假设的作用。 - 当使用cover关键词时，可以将property是否真正通过作为断言覆盖率来衡量。 P
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1.UVM提供了print_override_info 帮助debug，以上节new_monitor 为例： 2.调用print_override_info ： 结果： 实际调用debug_create_by_name。 3.还提供debug_create_by_type，原型： 1）应用： 输出与上面相同。 4.uvm
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一、概述 在验证环境的创建过程build_phase中，除了组件的实例化，配置也是必不可少的。为了验证环境的复用性，通过外部的参数配置，使得环境在创建时可以根据不同参数来选择创建的组件类型、组件实例数目、组件之间的连接以及组件的运行模式等。在更细致的环境调节中有更多的变量需要配置，例如for-loop的阈值、字符串名称、随机变量的生成比重等。比起重新编译来调节变量，如果在仿真中可以通过变量设置来修改环境，那么就更灵活了，而UVM的config机制正提供了这样的便利。 UVM提供了uvm_config_db配
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通常我们需要将设计的代码和验证的代码进行分离，systemverilog中提供bind的方式，能够在不改变设计代码的前提下，在设计的代码的module或者instance下边，例化一些用于存放断言等辅助代码的module/interface/program/checker。本文主要总结和记录一下bind的用法。
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