AXI总线的out of order/interleaving到底是怎么一回事？

原创 已于 2024-09-02 10:49:54 修改 · 2.7w 阅读 · 359 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#芯片 #硬件

于 2021-11-17 18:31:42 首次发布
本文探讨了AXI总线中的顺序与乱序机制，包括transaction ID的作用、无需保序的情况、必须保序的情况，以及从interconnect角度看待ID的重要性。此外，还详细解析了读写乱序机制及其在AXI3与AXI4标准中的差异。

文章目录

一、AXI中的“顺序”

1. transaction ID

AXI的每个Channel都有ID信号，用于区分transaction的身份。围绕ID引申出transaction之间的顺序问题。

  • Read transaction中，返回的读数据的RID需与相应读地址的ARID一致。
  • Write transaction中，写数据的WID及写响应的BID需与相应写地址的AWID一致。
  • Read transaction的ARID/RID与Write transaction的AWID/WID/BID即使相同也不具有相关关系。

2. 无需保序的情况

  • 不同master发出的transaction之间没有保序要求。
  • 不同ID的transaction之间没有保序要求。
  • AWID与ARID相同的transaction之间没有保序要求。

3. 必须保序的情况

  • 同一ARID的read transfer间需与address发出的顺序一致。
  • 同一AWID的write transfer
最低0.47元/天 解锁文章
AXI (三板斧)
JayKe
04-06 1810
目录：Outstanding / Out-of-order/ Interleaving1.Outstanding：2.Out-of-order：3. Interleaving： Outstanding / Out-of-order/ Interleaving 1.Outstanding： 从字面理解，outstanding表示正在进行中的，未完成的意思，形象地说就是“在路上”，Outstanding操作是不需要等待前一笔传输完成就可以发送下一笔操作。AXI因为是通道分离的所以master不需要等待前一笔操作
【ARM AMBA AXI 入门 4 - AXI 协议中的 Out-of-Order transfer and interleave 介绍 】
CodingCos的博客
06-10 2117
如果 master 在自己的写数据总线上，依次发出 WDATA2_0，WDATA1_0，WDATA2_1，WDATA1_1，WDATA2_2，WDATA2_3，WDATA1_2，WDATA1_3，这就叫写 out of order且 interleave；比如，不允许出现WDATA2_1，WDATA1_0，WDATA2_0，WDATA1_1，WDATA2_2，WDATA2_3，WDATA1_2，WDATA1_3这样的。这样的数据是有可能的，这就是读的。这样的数据是有可能的，这就是。
一文搞懂axi总线
最新发布
qq_59810830的博客
08-29 1456
AXI总线是一种高性能片上系统互连协议，支持多主多从设备的并发数据传输。其架构包含五个独立通道：读地址、读数据、写地址、写数据和写响应通道，每个通道采用VALID/READY握手机制实现双向流控。AXI支持三种突发传输类型（固定、递增和回环），并具有地址计算规则。协议还提供乱序传输（Out-of-Order）、超前传输（Outstanding）等高级特性，以及窄传输、非对齐传输等特殊传输方式。AXI总线通过低功耗接口信号（CSYSREQ/CSYSACK）支持电源管理功能，适用于需要高性能和低功耗的SoC设计
AXI协议
qq_38502922的博客
08-10 2097
●若hit，则CPU直接从Cache中读取数据即可。●若miss，有两种处理方式：>Read through，即直接从内存中读取数据；>Read allocate，先把数据读取到Cache中，再从Cache中读数据。●若hit，有两种处理方式：>Write through：把数据同时写到Cache和内存中；>Write back：先把数据写到Cache中，再通过flush方式写入到内存中。
(五)数字IC/FPGA设计之AXI总线 3重要特性（Outstanding、乱序、窄、非对齐）
shu_ben的博客
05-14 2570
由上图的例子可见（略去握手信号），当slave连续收到ARID分别为ID0和ID1的读请求，由于未知原因，对ID1的响应速度比对ID0更快，slave可以先返回RID为ID1的读数据，再返回RID为ID0的读数据。对于read transaction，如果一个slave连续收到多个ARID不同的transaction（未必来自同一个master），而slave返回读数据transaction时其RID的顺序与master发出的ARID顺序不同，则称为读乱序。用于保存在途事务的信息，并接收缓存读数据。
AXI 的乱序操作
better_xiaoxuan的博客
12-18 1万+
Cachable和bufferable一个Master发出一个读写的request，中间要经过很多Buffer，最后才能送到memory。这些Buffer的添加是为了outstanding，timing，performance等。Buffer有两种类型：一种FIFO结构，仅仅就是保存发送Request给下一级或者返回Response给上一级。还有一种Buffer,在接受了上一级的Request之后立
AXI三板斧之Outstanding、Out-of-order、interleaving
u011075954的专栏
06-19 3678
out-of-order，连续发送地址1和地址2，然后连续发送地址1要写入的数据和地址2要写入的数据，如果地址1对应的slave是busy，数据暂时无法写入，而地址2对应的slave是idle，那么数据可以先写入slave2，即先完成后发的地址2的操作，再完成地址1的写操作，这就是out-of-order。比如，可以连续发送地址1和地址2，然后连续发送地址1要写入的数据和地址2要写入的数据，最后依次等待地址1的响应和地址2的响应。请问，AXI Outstanding特性相比AHB的时序特性提高在哪里？
【AXI】解读AXI协议乱序机制
weixin_43698385的博客
06-23 1万+
Transaction ID信号，使AXI4协议可以完成自身的乱序机制，从AXI3到AXI4的进化中，write interleaving被取消了，大的方向下，AXI遵循着相同ID顺序执行，不同ID乱序执行的原则，同时从主设备-互联网络-从设备的连接中，Transaction ID可能会出现额外的位扩展............
AXI中的outstanding、乱序、interleaving
qq_35396239的博客
04-03 2万+
AWID与ARID都是用于transaction的ID，主要用于outstanding与乱序传输，也就是说，outstanding与乱序传输是针对transaction的。 AWID 与 BID 对应，ARID 与 RID 对应 而用于interleaving的WID是针对beat的，且同一transaction的数据是需要顺序进行传输的，AXI4中已经取消了WID信号的使用，不再支持写交织。 ...
axi 中 outorder和interleave
xiangsiersheng0的博客
12-22 1998
outorder和interleave@TOC 站在master和slave两个角色分别来看吧。 对于AXI master,先看写操作。如果分别发出WCMD1和WCMD2两个写命令给两个不同的slave，假设这两个写命令都是四拍的数据分别记为WDATA1_0，WDATA1_1，WDATA1_2，WDATA1_3，以及WDATA2_0，WDATA2_1，WDATA2_2，WDATA2_3。 如果master在自己的写数据总线上，依次发出WDATA2_0，WDATA2_1，WDATA2_2，WDATA2_3，W
AXI中的out of order和interleaving的定义和两者的差别？
元直的博客
05-01 1408
摘要：在 AXI (Advanced eXtensible Interface) 协议中，和是两个与事务处理顺序和数据传输相关的概念，它们都与 AXI 协议支持的多事务并发处理能力有关，但它们的定义、作用和实现机制有显著区别。下面详细解释它们的定义以及两者的差别。
在 UVM验证环境中，验证 Out-of-Order或 Interleaving机制
元直的博客
05-25 1005
定义一个 AXI 事务类，包含 ID 和状态字段，用于追踪乱序和交错。
axi4协议的乱序_一文了解Zynq里面的AXI总线
weixin_30615531的博客
12-24 760
在ZYNQ中有支持三种AXI总线，拥有三种AXI接口，当然用的都是AXI协议。其中三种AXI总线分别为：AXI4：(For high-performance memory-mapped requirements.)主要面向高性能地址映射通信的需求，是面向地址映射的接口，允许最大256轮的数据突发传输；AXI4-Lite：(For simple, low-throughput memory-mapp...
axi4协议的乱序_AXI4_Lite总线协议
weixin_27017211的博客
01-10 381
AXI4 lite 是AXI协议的简化版，适合于寄存器类型接口的控制，而这种简单的设计并不需要全功能的AXI协议的支持，此时使用AXI4 lite协议，比较方便，而且可以简化设计、节省资源。对于AXI4-Lite而言：所有事务的burst均为1，数据总线的宽度只能为32bit或者64bit，其他的很多特性也做了简化。 对应的信号列表：由于是简化版的协议，对比AXI的信号列表可知，很多信号都被省略。...
iic总线从机仲裁_深入 AXI4 总线（五B）多主机传输事务场景
weixin_39862669的博客
12-04 829
本系列我想深入探寻 AXI4 总线。不过事情总是这样，不能我说想深入就深入。当前我对 AXI总线的理解尚谈不上深入。但我希望通过一系列文章，让读者能和我一起深入探寻 AXI4。 声明：部分时序图以及语句引用或翻译自 ARM AMBA 官方手册（有的时候感觉手册写得太好了，忍不住就直接翻译了。。）声明2：AXI 总线是 ARM 公司的知识产权本文讨论 AXI 总线中的多传输事务（Multiple ...
axi4协议的乱序_AXI4总线协议
weixin_35919843的博客
12-24 381
新一代FPGA中采用的基本都是AXI4总线协议，例如与slaver侧的DMA或DDR等通信。这篇讲AXI4的文章感觉讲的很清楚。0.绪论AXI是高级扩展接口，在AMBA3.0中提出，AMBA4.0将其修改升级为AXI4.0。AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-streamAXI4.0-lite是AXI的简化版本，ACE4.0 是AXI缓存一致性扩展...
Axi：名词解释、乱序、间插、卷绕、窄带访问、非对齐访问、OST
qq_28284627的博客
10-18 1万+
卷绕模式为burst=2的情况，包括awburst、arburst，每次进行猝发激励时会计算一个上边界地址和下边界地址（根据start_addr、number_byte、burst_len），每次猝发看地址在[下边界地址，上边界地址)之间，如果猝发地址等于上边界地址则会卷绕会下边界地址，以此类推，上下边界地址计算公式如下： 下边界地址：wrapaddr=(int(addr/(number_byte*burst_len))) *(number_byte*burst_len) 上边界地址：wrapaddr+(
AXI中的传输类型——图文解释（Burst / Outstanding / Out-of-order 等）
热门推荐
Mr.翟的博客
01-08 4万+
文章目录一、Burst Transfer二、Outstanding Transfer三、Out-of-order Transfer四、Interleaving Transfer五、Narrow Transfer六、Unaligned Transfer 一、Burst Transfer   AXI burst读操作：master只需要发送burst的起始地址，slave会根据burst的起始地址与burst场地自动进行地址计算，将对应的数据与响应发送到master侧。        AXI burst写操作中
axi总线的out of order怎么验证
04-25
Axi总线的out of order是指在高速数据传输过程中，数据包的传输顺序发生了变化，这可能会导致传输的数据发生错误。为了验证Axi总线的out of order是否发生，可以使用逻辑分析仪来观察Axi总线的信号。在逻辑分析仪中...
评论 9
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值