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RSS订阅原创 （六）数字IC/FPGA设计之SDC约束2
Tcl（Tool Command Language）是一种用于编写脚本的编程语言，广泛用于电子设计自动化（EDA）工具中，如Cadence的Virtuoso、Synopsys的Design Compiler等。在EDA工具中，SDC（Synopsys Design Constraints）是一种用于定义电子设计约束的文件格式，它用于确保电子设计在时序、时钟分频、时序杂散等方面满足规定的要求。下面分类别给出一些常用的SDC约束命令。
2025-05-20 11:07:28
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原创 (六）数字IC/FPGA设计之时序基础1
延迟锁相环由控制逻辑和延时线组成，控制逻辑将输入时钟与输出时钟进行比较，并插入延时从而使得时钟同步。在理想情况下，一个频率固定的完美的脉冲信号（以1MHz为例）的持续时间应该恰好是1us，每500ns有一个跳变沿。，一般将 max_fanout设置为 3，当实际设计中该信号的 fanout 超过了 3，综合器会自动优化。因时钟线长度不同或负载不同，导致时钟到达相邻单元的时间不同，这个时间上的偏差就叫时钟偏移SKEW。的延迟），也就是说关键路径是对设计性能起决定性影响的时序路径。：跨时钟域信号传输；
2025-05-20 11:05:53
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原创 禾赛FPGA面经(八股汇总)
我觉得首先可以从数据速率和带宽上界定， 当接口的单线数据速率达到数百Mbps以上时，通常被认为是高速接口。比如我们常见的GT接口，DDR接口。还有一种即使单线速率不是很高，但是并行路数很多，导致接口总带宽很大也可以称之为高速接口，就比如相机通常采用的cameralink,采用并行serdes技术。还有一个方面就是高速信号的信号完整性要求比较高，硬件设计的过程中需考虑到高速信号可能出现的各种效应，比如反射，串扰，衰减等等，通常硬件设计会比低速信号更加困难。
2025-05-20 11:03:18
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原创 FPGA基础教程
本文介绍了ModelSim和VSCode在Verilog开发中的使用技巧。ModelSim部分包括仿真模式设置、快捷键使用、重新仿真操作和波形保存方法。VSCode部分则推荐了多个Verilog相关插件，如语法提示、代码对齐、模块例化等，并介绍了代码风格规范、状态机设计、模块命名规则、代码对齐和注释风格等。此外，还提供了仿真文件编写技巧，包括task生成数据流、txt文件读取与导入数据的方法。最后，简要介绍了上板调试时使用VIO IP核和ILA调试的常用方法。这些工具和技巧可以帮助开发者提高Verilog代
2025-05-14 23:39:14
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原创 (五)数字IC/FPGA设计之AXI总线 3重要特性（Outstanding、乱序、窄、非对齐）
由上图的例子可见（略去握手信号），当slave连续收到ARID分别为ID0和ID1的读请求，由于未知原因，对ID1的响应速度比对ID0更快，slave可以先返回RID为ID1的读数据，再返回RID为ID0的读数据。对于read transaction，如果一个slave连续收到多个ARID不同的transaction（未必来自同一个master），而slave返回读数据transaction时其RID的顺序与master发出的ARID顺序不同，则称为读乱序。用于保存在途事务的信息，并接收缓存读数据。
2025-05-14 23:15:13
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原创 (五)数字IC/FPGA设计之AXI总线 2突发传输
burst传输是一种适用于AMBA协议的规则形式，通过这种规则，我们可以控制AMBA进行具体的数据传输活动，在这种规则下，主设备发送控制信息和首地址信息从设备根据这些信号计算接下来的地址信息。burst传输不能超过4KB的地址边界，同时burst传输一旦开始，不允许中止。
2025-05-14 23:12:41
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原创 (五)数字IC/FPGA设计之AXI总线 1基础概念
AWBURST等于2'b01，表示此次AXI4写操作为递增突发模式，即第一个transfer写地址是0x00，第二个transfer写地址是0x04，第三个transfer写地址是0x08，即后一个transfer的写地址为前一个地址加上一个transfer的大小；写地址通道信号与读地址通道信号释义类似，不同的是读地址通道信号以AR为前缀，写地址通道信号以AW为前缀，此处不再赘述。（4）写数据通道（W channel）：包含WVALID，WDATA，WSTRB， WREADY信号；
2025-05-14 23:11:03
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原创 (四)数字IC/FPGA设计之FIFO面试问答篇
用两级触发器同步读写指针（格雷码形式），目的是降低亚稳态概率。格雷码相邻状态仅 1 比特变化，确保即使同步失败，指针跳变也不会出现功能性错误。
2025-05-14 23:04:52
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原创 (三)数字IC/FPGA设计之低速Serdes接口
把差分时钟n 的延迟时间设定为0Bh，把差分时钟p的初始延迟设定为17h，然后保持差分时钟n 的延迟时间不变，每次调节1个Tape，用于差分时钟p和差分时钟n的反向 进行相位对比，直到二者相位差为零。根据idelay_value_p计算出target_idelay_value_p（目的是让clk_p与clk_n错开半个高速rx_clk时钟周期，即设置最佳采样点的采样时刻）,然后进行对idelay_cm模块进行设置。用来实现并行数据的边界对齐。将~clk_n当成数据，用clk_p的7倍频时钟进行采样。
2025-05-14 22:57:58
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原创 (一)数字IC/FPGA设计之低速接口
特性维度I2CSPIUARTCAN拓扑结构多主多从总线主从星型拓扑点对点通信多主总线型拓扑信号线数量2线（SCL+SDA）4线（SCK+MOSI+MISO+SS）2线（TX+RX）2线（CAN_H+CAN_L）传输方向半双工全双工全双工差分半双工时钟同步同步（SCL）同步（SCK）异步位同步机制最大速率100MHz+15Mbps（USB转接）寻址方式7/10位设备地址片选信号无地址机制11/29位报文ID错误检测ACK校验无内置机制。
2025-05-14 22:45:37
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空空如也
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