1、竞争状态是什么?测试平台和设计间竞争的原因是什么?
- 竞争:门电路的两个输入信号同时向相反的逻辑电平跳变(一个从1变为0,另一个从0变为1)的现象。
注意:只要存在竞争现象,输出就有可能出现违背稳态下逻辑关系的尖峰脉冲。
- 竞争—冒险:由于竞争而在电路输出端可能产生尖峰脉冲的现象,即有竞争就存在冒险。
问题的根源在于设计和测试的事件混合在同一个时间片内。
2、怎样解决竞争状态?
总的来说,下面三种方法都是用软件方法来模拟硬件电路,使其更符合时序电路的规范。
(1)给系统添加一点小小的延迟,比如[#0]([不可忽视的verilog零延迟,默认情况下时钟,对于组合电路的驱动会添加一个无限最小时间(delta-cycle)的延迟,而该延迟无法用绝对时间单位衡量,它比最小时间单位精度还小,在仿真器中敲入命令“run 0"就是让仿真器运行一个delta-cycle的时间)
**缺点:**多个线程都使用#0延时会引起不确定行为,所以要避免使用#0,以免代码不稳定并且不可移植。
(2)使用一个较大的延时,如#1
**缺点:**各个模块的时间精度可能不同,甚至可能不含延时信息,所以应当避免使用#1延时解决时序问题。
(3)采用非阻塞赋值将所有信号做一个细微的延迟
**缺点:**测试平台和设计这时候都在使用这些赋值语句,它们之间仍然存在竞争状态的可能性。
**优点:**非阻塞赋值的延时是并行的。对于阻塞赋值,不管把延时放在哪里都是一样的,都是串行执行,所以延时会累加。如果延时信息放在赋值式之间, 也就是等号右边,则会当作赋值的一部分而变为非阻塞也就是并行处理,而放在其他地方则