wire类型和reg类型的使用问题

wire和reg是VerilogHDL中两种常用的信号数据类型，对于如何使用这两种数据，笔者在初学时也迷惑了好一阵。下面简要讲述一下wire型和reg型数据的使用问题。
首先我面需要明确，reg为寄存器数据，wire为连线型数据。
在程序设计中，正确的使用wire和reg需要牢记以下几点：
1）连续赋值语句（assign）只能使用wire类型；
2）在过程语句块（initial，always）中，只能对reg数据进行赋值；
3）结构化描述时，模块的输出信号只能使用wire；
4）在定义模块的端口时，默认为wire类型，如果输出是reg，则需要重新定义；

以下举几个例子加以说明：

module exp1(a,b,c,y);
	input a,b,c;
	output y