Verilog-AMS & VHDL-AMS

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#语言 #产品 #工具 #socket #图形 #算法

Verilog-AMS和VHDL-AMS是新的硬件行为级建模语言，Verilog-A是Verilog-AMS子集。Verilog-AMS可让数模混合信号集成电路设计者在不同阶段使用不同抽象级别。还介绍了Cadence、Apteq、Transcendent等公司在数模混合SOC方面结合Verilog-AMS等的技术动态。

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Verilog-AMS和VHDL-AMS出现还不到4年，是一种新的标准。作为硬件行为级的建模语言，Verilog-AMS和VHDL-AMS分别是Verilog和VHDL的超集，而Verilog-A则是Verilog-AMS的一个子集。

Verilog-AMS硬件描述语言是符合IEEE 1364标准的Verilog HDL的1个子集。它覆盖了由OVI组织建议的Verilog HDL的定义和语义，目的是让数模混合信号集成电路的设计者，既能用结构描述又能用高级行为描述来创建和使用模块。所以，用Verilog HDL语言可以使设计者在整个设计过程的不同阶段（从结构方案的分析比较，直到物理器件的实现），均能使用不同级别的抽象。

下面列出国外一些公司在数模混合SOC方面最新的技术动态:

    1、Cadence公司由于把新出现的Verilog-AMS标准和不同的仿真算法与分析工具以及传统的Spice网表（netlist）表示方法结合起来，这样一个仿真器（即Spectre）就可以在设计流程的不同层次上应用。Cadence公司也提供了Verilog-A的语言调试检错工具和图形用户界面。

   2、Apteq设计系统公司在提供他们的Verilog-A产品时也给用户一些模型示例。Apteq公司还提供1个有特色的Verilog-A插入件，它可以把OVI兼容的Verilog-A HDL功能块加入到现存的Spice仿真环境中。该产品通过1个独特的接插件的解决方案提供了统一的高性能的模拟HDL接口，使其能与任何一种Spice类型的仿真器相连接，保证了可移植的HDL的编译，并能正确地评价不同种类的仿真器性能。Verilog-A插入件的工作机制是先把模拟的行为程序通过编译转化为1种中间的表达，这种表达可以被Spice的硬件描述语言插座（Socket）与其他的Spice部件共同的任务（如实例抽象、参数设置、加载和评价）用来运行。该插入件可提供诸如模拟行为编码的查错、优化和解剖。而且如果需要仿真、全芯片的验证和测试，该Verilog-A插入件还有1个可选的二次编译模式，可提供高速、本地编码（native-code）的仿真性能。

    3、Transcendent设计技术公司在其产品TransVerSE中提供Verilog-A/AMS的仿真能力。该产品的目的是仿真复杂的电子机械系统，它针对一些不同的工业领域，其中包括汽车工业、飞机工业、航天工业和消费电子工业。TransVerSE支持Verilog-A、新出现的Verilog-AMS语言、Spice及其模型与子电路，还有用C语言写的模型。

 

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