vivado【3】

最新推荐文章于 2024-01-26 09:47:43 发布

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本文介绍了一个使用Verilog HDL在Vivado中实现的两比特输入的比较器模块的设计与仿真过程。该模块可以完成等于、大于及小于的比较运算。

今天终于有空看vivado了，然而，打开vivado，发现文件都不见了。
突然想起上次清理桌面…………
想唱《一无所有》……

module compare(
input wire[1:0] a,
input wire[1:0] b,
output a_eq_b,
output a_da_b,
output a_xi_b
    );

    assign a_eq_b=~b[1]& ~b[0]& ~a[1]& ~a[0]
                  | ~b[1]& b[0]&~a[1]& a[0]
                  | b[1]&~b[0]& a[1]& ~a[0]
                  |b[1] & b[0]& a[1]& ~a[0];              
    assign a_da_b=~b[1]& a[1]
    |~b[1]& ~b[0]&a[0]
    |~b[0]& a[1]& a[0];
    assign a_xi_b=b[1]& ~a[1]
        |b[1]& b[0]&~a[0]
        |b[0]& ~a[1]& ~a[0];

endmodule

仿真文件：

module sim();
reg [1:0]a;
reg [1:0]b;
wire a_eq_b;
wire a_da_b;
wire a_xi_b;

compare u1(a,b,a_eq_b, a_da_b,a_xi_b);
initial begin 
a=1'b00;
b=1'b00;
end
always begin 
#10 a=~a;

#40 b=~b;

end
endmodule