systemverilog：always_comb、always_latch、always_ff区别

最新推荐文章于 2023-12-27 23:40:57 发布

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#systemverilog

本文介绍了SystemVerilog中always_comb、always_latch和always_ff的区别。always_comb用于组合逻辑电路，避免unintentional latch；always_latch则用于明确创建电平敏感的latch；always_ff用于边沿触发的flip-flop，提高设计的准确性和综合工具的检查能力。

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共同点：

与原始的always块一样，这三个新的东西也是无限循环过程块—即每一个仿真周期都执行，与之相对的是initial块，在一次仿真中只执行一次。

always_comb

comb是combinational的缩写，always_comb表示设计者想要设计一个组合逻辑电路。同时不必再写敏感信号列表。我们在设计组合逻辑电路时，一件最重要的事就是不要一不小心搞一个latch出来。always_comb会告诉综合工具，这里需要的是一个组合逻辑电路。假如我们设计时，if语句或者case语句没有写完整，如下所示：
always_comb //错误
  if(a > b)
    out = 1;
在综合时，我们会收到警报：这里应该是组合逻辑，你把他写成了latch。使用always，则不会收到这样的警告。

always_latch

如果真的需要latch，SystemVerilog准备了专门的关键字：
always_latch //latch

  if(clk)
    out = in;
always_latch是电平敏感的，它也不需要敏感信号列表，它会告诉综合工具，这里我就是需要一个latch。always_comb和always_latch极大的降低了unintentional latch（无意锁存器）的出现。这是对电路设计的一大提升。