基于FPGA+DSP的开放式GPS接收机软、硬件平台

最新推荐文章于 2023-12-04 08:30:56 发布
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PurpStar00A是一个基于FPGA+DSP的GPS接收机平台，专为高校研发设计，包括完整的软硬件技术、教程和用户手册。该平台使用Xilinx FPGA进行数字相关器和UART模块的设计，TI DSP则实现GPS定位导航算法。硬件包括FPGA、DSP、Flash存储、SDRAM、SRAM和GPS前端组件，软件部分涉及FPGA、DSP和GUI源码。平台技术指标优秀，适用于GPS算法研究和开发。

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PurpStar00A是基于FPGA+DSP的开放式GPS接收机软、硬件平台，它是为高校院所提供的一套完整的GPS接收机学习研发平台。公司在为用户提供完整的GPS软、硬件技术平台基础上，指定配套的同步学习教材；配置详尽的平台用户手册；详解内部的关键核心技术，从而使您不仅能拥有完整的GPS软、硬件技术平台。同时稍加改动就能设计出符合自身需求的高性能GPS接收机。

PurpStar00A采用Xilinx公司FPGA完成16通道GPS数字相关器以及双路高速度、大缓存UARTs等GPS解调、通信模块。运用TI公司DSP在实时多线程操作系统DSP/BIOS中实现三角阶跃搜索法、载波相位平滑伪距以及卡尔曼滤波等GPS定位、导航算法。

 

PurpStar00A型GPS接收机实物图

 

一、硬件特征

电路板为六层板，外观尺寸为11cm*15cm，采用Altium  Designer设计工具完成，电路板布局合理、工作可靠、扩展充裕、配置灵活。其具体硬件特征如下：

1、Xilinx Spartan-3A FPGA (XC3S1400AN 或 XC3SD1800ADSP)

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odule GPS ( //////////////////// Clock Input //////////////////// CLOCK_24, // 24 MHz CLOCK_27, // 27 MHz CLOCK_50, // 50 MHz EXT_CLOCK, // External Clock //////////////////// Push Button //////////////////// KEY, // Pushbutton[3:0] //////////////////// DPDT Switch //////////////////// SW, // Toggle Switch[9:0] //////////////////// 7-SEG Dispaly //////////////////// HEX0, // Seven Segment Digit 0 HEX1, // Seven Segment Digit 1 HEX2, // Seven Segment Digit 2 HEX3, // Seven Segment Digit 3 //////////////////////// LED //////////////////////// LEDG, // LED Green[7:0] LEDR, // LED Red[9:0] //////////////////////// UART //////////////////////// UART_TXD, // UART Transmitter UART_RXD, // UART Receiver ///////////////////// SDRAM Interface //////////////// DRAM_DQ, // SDRAM Data bus 16 Bits DRAM_ADDR, // SDRAM Address bus 12 Bits DRAM_LDQM, // SDRAM Low-byte Data Mask DRAM_UDQM, // SDRAM High-byte Data Mask DRAM_WE_N, // SDRAM Write Enable DRAM_CAS_N, // SDRAM Column Address Strobe DRAM_RAS_N, // SDRAM Row Address Strobe DRAM_CS_N, // SDRAM Chip Select DRAM_BA_0, // SDRAM Bank Address 0 DRAM_BA_1, // SDRAM Bank Address 0 DRAM_CLK, // SDRAM Clock DRAM_CKE, // SDRAM Clock Enable //////////////////// Flash Interface //////////////// FL_DQ, // FLASH Data bus 8 Bits FL_ADDR, // FLASH Address bus 22 Bits FL_WE_N, // FLASH Write Enable FL_RST_N, // FLASH Reset FL_OE_N, // FLASH Output Enable FL_CE_N, // FLASH Chip Enable //////////////////// SRAM Interface //////////////// SRAM_DQ, // SRAM Data bus 16 Bits SRAM_ADDR, // SRAM Address bus 18 Bits SRAM_UB_N, // SRAM High-byte Data Mask SRAM_LB_N, // SRAM Low-byte Data Mask SRAM_WE_N, // SRAM Write Enable SRAM_CE_N, // SRAM Chip Enable SRAM_OE_N, // SRAM Output Enable //////////////////// SD_Card Interface //////////////// SD_DAT, // SD Card Data SD_DAT3, // SD Card Data 3 SD_CMD, // SD Card Command Signal SD_CLK, // SD Card Clock //////////////////// USB JTAG link //////////////////// TDI, // CPLD -> FPGA (data in) TCK, // CPLD -> FPGA (clk) TCS, // CPLD -> FPGA (CS) TDO, // FPGA -> CPLD (data out) //////////////////// I2C //////////////////////////// I2C_SDAT, // I2C Data I2C_SCLK, // I2C Clock //////////////////// PS2 //////////////////////////// PS2_DAT, // PS2 Data PS2_CLK, // PS2 Clock //////////////////// VGA //////////////////////////// VGA_HS, // VGA H_SYNC
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