【Verilog串口篇1】UART发送模块及Testbench仿真程序

本文讲解FPGA串口通信的 发送模块 Verilog实现，即根据数据链路层协议，完成起始位、数据位、校验位和停止位的发送，通信参数如波特率可由用户配置。

1、通信参数
相信各位对于 通信参数：波特率、数据位、停止位和校验 并不陌生，因为在使用串口时，我们必须先配置这些属性。不过这里不仅限于配置，还有必要思考个问题：为什么需要这些参数呢？
归根结底，串口通信在线路中传输的只有“0”、“1”信号，就像这篇博客，在内存中也是以“0”、“1”的方式存储的。电脑之所以能将博客正确地显示出来，是因为这些二进制值看似杂乱无章，实则遵循了一套编码规则，如 Unicode 编码。参数的意义就在于规定了串口通信的编码规则：数据包格式和位时序，这样收发双方才能正确地发送和接收数据。 前面说的有点虚无缥缈，下面具体阐述各个参数的含义，这是收发模块设计的依据所在。
波特率 形象来说，波特率规定了位的时间长度，即位时序，相当于同步通信中的时钟信号。基于此，发送方在发送的时候，就知道一个位需要保持多长时间，接收方也能根据时间长度逐位接收数据。
数据位 有效数据长度，可选 5、6、7 或 8，常用 8 位，即 1 字节。
停止位 停止信号长度，常用 1 位或 2 位。何为停止信号？逻辑“1”信号。
校验位 可选奇校验、偶校验或无校验。校验比较鸡肋，食之无味、弃之可惜，有兴趣的读者可查阅其它资料。考虑到程序完整性，后面的模块接口中只给它留个位，并无作用。
程序设计中，还需要知道两个概念：时钟频率 用来产生波特率，起始信号 逻辑“0”信号。

2、接口描述
开门见山，直接贴出发送模块的接口描述代码。参数部分就是我们上文提到的几个概念，用户可传入客制化值进行配置。输入输出端口没什么特别之处，详见注释。