xapp585使用注意事项

最新推荐文章于 2024-10-22 13:38:06 发布
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本文详细介绍了Xilinx 7系列FPGA中的时钟资源及其应用规则，包括MMCM与PLL的区别、不同速度等级下支持的最大频率，并列举了SDR及DDR模式下所需的时钟资源组合。

1.时钟规则

MMCM可以驱动BUFIO, BUFR, BUFH, and BUFG时钟网络；PLL只能驱动BUFH and BUFG时钟网络

7系列FPGA速度等级个时钟网络支持最大频率如下表格



XAPP585一般用于低成本方案，常见选型为-1  -2 速度等级芯片，单lane测试通过支持最高速率为 1,200 Mb/s


速度等级-1芯片各种时钟资源组合如下table-2， table-3：






SDR模式需要两种时钟资源，DDR模式需要三种时钟资源

SDR（Single or Multiple Interfaces in one Bank）只有一个bank使用串化解串接口支持四种时钟资源模式1.BUFG + BUFG 2.BUFIO + BUFR 3.BUFH + BUFH 4.BUFR + BUFR

SDR（Single or Multiple Interfaces in More Than one Bank）多个bank使用串化解串接口支持一种时钟资源模式1.BUFG + BUFG 


DDR（Single or Multiple Interfaces in one Bank）只有一个bank使用串化解串接口支持伍种时钟资源模式

1.BUFG + BUFG + BUFG    2.BUFIO + BUFR + BUFG 3.BUFH + BUFH + BUFG 4.BUFIO + BUFR + BUFR 5.BUFH + BUFH + BUFH

DDR（Single or Multiple Interfaces in More Than one Bank）多个bank使用串化解串接口支持一种时钟资源模式1.BUFG + BUFG + BUFG 





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