FPGA各种时序问题的解决办法

 

FPGA时序问题的解决办法

问题1：快时钟域到慢时钟域出的错，

 Requirement:          0.250ns 

   Data Path Delay:      1.215ns (Levels of Logic = 1)(Component delays alone exceeds constraint) 

   Clock Path Skew:      -0.214ns (3.878 - 4.092) 

   Source Clock:         clk_160MHzPLL1 rising at 143.750ns 

   Destination Clock:    clk_125_0000MHzPLL0 rising at 144.000ns 

   Clock Uncertainty:    0.300ns 

  Slack (setup path):     -1.479ns (requirement - (data path - clock path skew + uncertainty)) 

可以对clk_125_0000MHzPLL0 rising at 144.000ns 时钟延迟1.38ns编译一次看看

Clock Path Skew:      -0.214ns (3.878 - 4.092)

编译不行的话，增加约束或是两个时钟用同一个锁相环

约束为：TIMESPEC TS_clkA_to_clkB=FORM CLK_A TO CLK_B 1.38ns

问题已经解决

问题2：同源时钟

Slack (setup path):     -1.618ns (requirement - (data path - clock path skew + uncertainty)) 

 Requirement:          6.250ns&n