- 博客(4)
- 问答 (3)
- 收藏
- 关注
RSS订阅
1原创 FPGA时序优化与跨时钟域传输（1）
本贴记录时序相关问题，即是自己对之前知识的一个复习，也是一次比较完整的时序干货分享。首先为什么要做时序优化？为了使电路能够在要求的时钟下正常的运行。时序优化针对的路径？源寄存器到目的寄存器之间。时序收敛点概念，即时序优化要达到的效果？余量slack ≥ 0。重要公式：fmax = 1 / (Tco + Tlogic + Trouting + Tsu - Tskew)在该公式中，Tco、Tsu为器件决定的，我们很难做出优化，并且Tskew为目的寄存器延迟与源寄存器延迟的差值，该值我们尽量控制为
2023-02-28 00:17:02
597
空空如也
FPGA-EEPROM仿真成功，但上板无法读写
2023-02-26
串口用状态机发送多字节
2022-06-10
fpga串口发送的数据为什么仿真正确，串口调试工具上却不断的显示00？？
2022-06-07
uestasim里面关于记录波形命令log -r/*出现错误的问题，求解答
2022-03-09
TA创建的收藏夹 TA关注的收藏夹
TA关注的人