MYMINIEYE的博客

打开后可以看到弹出如图 3.2-2 所示的界面，其中红框 1 表示存放生成的仿真库的路径，推荐可以在Modelsim 的安装目录下新建一个文件夹来存放，笔者是用 pango_sim_lib 来表示，通俗易懂。接下来在 Simulation 下，右键仿真的顶层文件，可以看到有四种仿真，我们常用的是第一种行为仿真，可以通过查看仿真波形来验证我们设计的逻辑功能是否正确，该仿真不需要进行任何编译即可直接进行，如果是后面的三种，比如 Post Synthesis Simulation 则需要综合后才能仿真。

紫光同创PGL50H开发平台（盘古50K开发板）

（此为默认安装路径）。若电脑之前未安装 过则需要安装此运行库后才能运行 PDS，点击“是”按钮进行安装；若电脑之前已安装过此运 行库则无需再次安装，点击“否”按钮不进行安装即可。（5）选择接受许可协议，点击“I Agree”按钮，进入选择安装路径选择框，如下图所示， 默认安装路径为 C:\pango\PDS_2022.1，建议采用默认路径。（9）点击“是”进入运行库安装界面，选择同意许可条款和条件，点击安装按钮进行安 装。注：如果不确定，建议点击“是”进行安装，否则可能导致 PDS 无法运行。

外部输入时钟为40MHz时钟周期为25ns（在verilog设计中的计数器的计时原理基本上是一致的，确认输入时钟周期，目标计时时间后可得到计数器的计数值到达多少后可得到计时宽度）;IO输出状态只有两种：1或0；我们可以使用一个计数器，计数满20000000个时钟周期时将IO状态进行翻转，即可完成每0.5S输出状态跳转，即LED灯会以0.5S的间隔亮灭变化；在module之前添加文件头，文件头中包含信息有：公司，作者，时间，设计名，工程名，模块名，目标器件，EDA工具(版本)，模块描述，版本描述（修。

利用 Select Net 对话框，可以把 Debug Core 的工作时钟、 触发信号、数据信号与设计中的网线连接起来，方法是右侧选中 Debug Core 的信号，在左侧下方选中需要连接的网线，单击 Make Connections 按钮，即可以完成一条或者多条信号的连 接，所有信号都连接好之后，单击 OK 按钮。在配置位流文件后，便可将该文件下载到器件中。选中初始化链检测到的 FPGA 器件，然 后在该 FPGA 上单击鼠标右键，单击“Program”操作，软件开始将所配置的位流文件载入到 器件中。

PGL50H 和 DDR3 之间的数据交互时钟频率最高到 400MHz，2 颗 DDR3 的数据位宽为 32bit，总数据带宽最高 25600（800×32）Mbps，充分满足高速多路数据存储的需求。注：例程位置：2_Demo\07_ddr3_test\ipcore\ddr3_test\pnr 下载程序，可以看到 LED1 常亮，LED2 常灭， LED3 闪烁，LED4 常亮；（1）DDR3 IP 文件：6_IP_setup_packet\DDR3\ipsxb_hmic_s_v1_4。

四个数码管显示不同的数字，按键 K1 控制第一个数码管，按一下数字加1，从0到9，按键 K2 控制第二个数码管，按一下数字加 1，从 0 到 9，按键 K3 控制第三个数码管，按键 K4 控制第四个数码管。数码管显示出 0～9，代码如下，通过传递要显示的数值给到 key 上，可显示对应数值，sel 选择对应的数码管，如需 4 个如果要显示同样的字符，仅需将 dig 的 4 位全部置 1，需要做好对应编码；段选：段选由 8 根 led 灯组成，分别为 a，b，c，d，e，f，g，dp；

以上图为例，每行 8 个像素点，每完成一行信号的传输，会转到下一行信号传输，直到完 成第 8 行数据的传输，就完成了一个画面的数据传输了，一个画面也称为一场或一帧，显示每 秒中刷新的帧数称为帧率。下图表示一个 8*8 像素的画面，图中每个格子表示一个像素点，显示图像时像素点快速点 亮的过程按表格中编号的顺序逐个点亮，从左到右，从上到下，按图中箭头方向的“Z”字形 顺序。彩条按照每行均匀分成 8 部分，根据每行的像素点数的范围对像素值设置成对应的颜色， 实现彩条信号。

当计数器计数到 25'd24_999_999 时，计数过程包含了从 0～26'd2499_9999 的时钟周期， 故而总时长时 25’d25_000_000 ×?在 module 之前添加文件头，文件头中包含信息有：公司，作者，时间，设计名，工程名， 模块名，目标器件，EDA 工具(版本)，模块描述，版本描述（修改描述）等信息；单个状态计数 25_000_000，即 24_999_999 = 25’b1_0111_1101_0111_1000_0011_1111;IO 输出状态只有两种：1 或 0；

盘古1/2K 开发板是一套基于紫光 FPGA 的开发套件，以紫光 Compa 系列PGC1KG-LPG100 / PGC2KG-LPG100 器件为核心，预留丰富的扩展 IO 及数码管、按键、LED 灯，为用户提供基本的硬件环境。8bit的位宽数据可看作8个独立的信号线，这8个信号线之间的排序及相互之间的赋值可以随意组合；8个led依次被点亮，后一个灯被点亮时前一个灯熄灭，依次往返，让亮起来的led灯像是在8个led灯上流动起来一样，故而此实验称之为流水灯。将8个LED灯流水式的点亮；

预留的光纤接口、10/100/1000M 以太网接口，PCIE 接口，方便各类高速通信系统验证；Double_OV5640双目摄像头模组采用美国OmniVision(豪威)CMOS芯片图像传感器OV5640， 500W 像素，最大支持 QSXGA (2592x1944)的拍照功能，支持 1080P、720P、VGA、QVGA 视频图 像输出，支持自动对焦的功能、自动曝光控制(AEC)、自动白平衡(AWB)等。步骤 1：按图所示，连接 Double_OV5640 双目摄像头模组，HDMI 显示器。

机械式弹片按键，在按下或松开时会有机械抖动，导致在按下或松开时按键的状态不稳定，在快速的变化，在使用按键输入信号时如果采集了抖动时的状态，会导致工程运行出现不可控的变化，故而我们需要将这段时间的抖动信号给滤除掉，故此实验称之为按键消抖；盘古1/2K 开发板是一套基于紫光 FPGA 的开发套件，以紫光 Compa 系列PGC1KG-LPG100 / PGC2KG-LPG100 器件为核心，预留丰富的扩展 IO 及数码管、按键、LED 灯，为用户提供基本的硬件环境。输入信号：时钟，彩灯模式控制信号；

PGL50H 内置了线速率高达 6.375Gbps 高速串行接口模块，即 HSST，包含 1 个 HSST，共 4 个全双工收发 LANE，除了 PMA，HSST 还集成了丰富的 PCS 功能，可灵活应用于各种串行协议 标准。6.关闭本工程，按此路径打开 Example 工程： 2_Demo\10_hsst_test\ipcore\hsst_test\pnr\example_design。1.打开 PDS 软件，新建工程 hsst_test，点开如下图标，打开 IP Compiler；

（3）点击弹出 Update IP 界面中的【Add Packages】，添加 IP 核，点击 Install。本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处。（2）在弹出的 IP Compiler 界面中，选择【File】下的【Update】。（1）打开工程，点击菜单栏中【tools】 下的【IP Compiler】。选择要查看的 IP，点击【View Datasheet】点击 Install。

【Library】：选择 usim 则是 GTP 前仿库，vsim 则是 VOP 后仿库，ALL 则包括这两种仿真 库，默认选择 ALL；【Compiled Library Location】：编译出来的库的位置，默认是在当前工程下面；【Simulator】：第三方仿真工具，目前支持ModelSim和QuestaSim，本教程选择ModelSim；【Family】: 指定芯片系列对应的仿真库进行编译，可支持一次编译多个系列，默认选择 ALL。下面界面是开始进行编译，编译成功后点击 Close 完成编译；

注：例程位置:2_Demo\09_pcie_test\ipcore\pcie_test\pnr\example_design 将程序固化到 flash 内，把开发板插入电脑 PCIE 卡槽，连接电源，将电源开关打开，电 脑开机。5.关闭本工程，按此路径打开 Example 工程： 2_Demo\11_pcie_test\ipcore\pcie_test\pnr\example_design。1.打开 PDS 软件，新建工程 pcie_test，点开如下图标，打开 IP Compiler；

盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA开发板，全面实现国产化方案，板载资源丰富，高容量、高带宽，外围接口丰富，不仅适用于高校教学，还可以用于实验项目、项目开发，一板多用，满足多方位的开发需求。按轻触按键 KEY1，进入校准模式，第一次按下 KEY1，进入分钟低位计数校准调节，之后再次按下 KEY1，校准位将会往左移动 1 位，直到校准位为时钟计数高位时，按下KEY1将推出校准模式，进入正常计数模式；1、时钟校准控制（分钟低位示例，其他为调整类似，进位值需要注意变化）

盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA开发板，全面实现国产化方案，板载资源丰富，高容量、高带宽，外围接口丰富，不仅适用于高校教学，还可以用于实验项目、项目开发，一板多用，满足多方位的开发需求。由于是数码管静态显示，故只需要将四位八段数码管的四个位选信号全部置高，即可使得四个数码管全亮，然后在 1hz 的时钟下产生一个 0~9 的计数器，将这个计数器的值作为数码管显示的值，即可循环显示数字 0~9。上，当某一字段发光二极管的阳极为高电平时，相应字段就点亮。

盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA开发板，全面实现国产化方案，板载资源丰富，高容量、高带宽，外围接口丰富，不仅适用于高校教学，还可以用于实验项目、项目开发，一板多用，满足多方位的开发需求。SW1~SW8 设置 4 位数密码，每两位设置一位密码，SW[2:1]设置第一位，SW[4:3]设置第二位，SW[6:5]设置第三位，SW[8:7]设置第四位。KEY4~KEY1 作为密码输入，按键按一下数字加 1，数字由数码管显示，数字在 0，1，2， 3 中循环。

盘古1/2K 开发板是一套基于紫光 FPGA 的开发套件，以紫光 Compa 系列PGC1KG-LPG100 / PGC2KG-LPG100 器件为核心，预留丰富的扩展 IO 及数码管、按键、LED 灯，为用户提供基本的硬件环境。KEY4 控制是否检测；由拨码开关提供待检测序列，接收按键控制模块传递过来的特定序列与检测使能信号控制与待检测序列进行比较；LED[2:0]=2’b01 时，按下 Key4 后数码管显示数字1；3、 K4 为序列检测开始和序列检测结束按键，初次按下 KEY4，开始检测，

盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA开发板，全面实现国产化方案，板载资源丰富，高容量、高带宽，外围接口丰富，不仅适用于高校教学，还可以用于实验项目、项目开发，一板多用，满足多方位的开发需求。Uart_data_gen模块产生一个间隔1S钟的触发信号，同时输出第一个发送字节，等待uart_tx输出的busy下降沿到来，获知uart_tx进入空闲状态可发送下一个byte时，再次给出串口发送的触发脉冲，并输出下一个字节；接收的数据信号是锁存的，可直接点亮LED灯；

常见的像素值表示格式比如：RGB888，RGB分别代表：红R,绿G，蓝B，888是指R、G、B分别有8bit，也就是R、G、B每一色光有28=256级阶调，通 过RGB三色光的 不 同 组 合 ，一 个 像 素 上 最多 可显 示24位的256*256*256=16,777,216色。以上图为例，每行5个像素点，每完成一行信号的传输，会转到下一行信号传输，直到完成第五行数据的传输，就完成了一个画面的数据传输了，一个画面也称为一场或一帧，显示每秒中刷新的帧数称为帧率。下图是 TMDS 编码的流程图。

盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA开发板，全面实现国产化方案，板载资源丰富，高容量、高带宽，外围接口丰富，不仅适用于高校教学，还可以用于实验项目、项目开发，一板多用，满足多方位的开发需求。Verilog 中的 generate 语句常用于编写可配置的、可综合的 RTL 的设计结构。还有一个是用来断言。Verilog 中的 generate 块创建了新的作用域和新的层次结构，就像实例化模块一样。例如，generate 结构可能受参数值的影响，但不受动态变量的影响。

盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA开发板，全面实现国产化方案，板载资源丰富，高容量、高带宽，外围接口丰富，不仅适用于高校教学，还可以用于实验项目、项目开发，一板多用，满足多方位的开发需求。3、K8 为序列检测开始和序列检测结束按键，初次按下 KEY8，开始检测，此时 LED8 也会被点亮，显示当前状态，再按一下停止检测，LED8 熄灭；LED[2:0]=3’b101 时，按下 Key8 后数码管显示数字 3；按键调整特定序列，由 KEY[2:0]控制特定序列值；

当计数器计数到 25'd24_999_999 时，计数过程包含了从 0～26'd2499_9999 的时钟周期， 故而总时长时 25’d25_000_000 ×?在 module 之前添加文件头，文件头中包含信息有：公司，作者，时间，设计名，工程名， 模块名，目标器件，EDA 工具(版本)，模块描述，版本描述（修改描述）等信息；单个状态计数 25_000_000，即 24_999_999 = 25’b1_0111_1101_0111_1000_0011_1111;IO 输出状态只有两种：1 或 0；

盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA开发板，全面实现国产化方案，板载资源丰富，高容量、高带宽，外围接口丰富，不仅适用于高校教学，还可以用于实验项目、项目开发，一板多用，满足多方位的开发需求。显示器上一整幅画面由多个像素点组成，实际的显示过程是很快速的把显示器的各个像素点点亮。以上图为例，每行 5 个像素点，每完成一行信号的传输，会转到下一行信号传输，直到完成第五行数据的传输，就完成了一个画面的数据传输了，一个画面也称为一场或一帧，显示每。秒中刷新的帧数称为帧率。

一个是构造条件 generate 结构，用来在多个块之间最多选择一个代码块，条件 generate 结构包含 if--generate 结构和 case--generate 形式。还有一个是用来断言。子模块的设计主要是依据功能定位，确定输入输出，再做具体的设计；前后抖动时间约为 5～10ms，取按键抖动区间开始标识，持续 10-20ms 后标识归零，在抖 动区间内输出保持，非消抖区间，按键状态输出。统计按键按下次数，由于流水灯模式是 3 种，计数统计范围是 0～2循环，将计数结果传递给 LED 控制模块；

数码管显示模块相比前一个实验需要增加一个功能：当进入校准模式时数码管的校准位需要进行闪烁，故而引入一个1S的周期信号，在1S时间内0.5s正常点亮，0.5s不点亮使得数码管闪烁；按轻触按键KEY1，进入校准模式，第一次按下KEY1，进入分钟低位计数校准调节，之后再次按下KEY1，校准位将会往左移动1位，直到校准位为时钟计数高位时，按下KEY1将推出校准模式，进入正常计数模式；此功能的实现由两个细节功能实现：1S计时控制，与前面的实验中需要计时功能模块实现方式一致，注意此处计时的周期为1S即可；

紫光的logos系列的PGL50H/PGL100H、logos-2全系列都集成gen2×4的PCIE硬核，且官方也提供了例程。紫光的PCIE用起来还是挺方便的，生成IP的同时生成了对应的PCIE example例程。紫光的PCIE IP虽然没有像xilinx那样可以直接使用Block Design设计，但是仔细读一遍官方例程的DMA模块，进而开发自己的东西，还是能够很好用起来紫光的PCIE。对于毫无PCIE知识和经验的小白来说，比如我来说，使用好紫光的PCIE还是有难度的。

在接收首部的同时进行校验和的检查，将首部接收的所有数据相加，存入32位寄存器，再将高16位与低16位相加，直到高16位为0，再将低16位取反，判断其是否为0，如果是0，则检验正确，否则错误，进入IDLE状态，丢弃此帧数据，等待下次接收。工程中的arp_rx.v为ARP接收模块，实现ARP数据接收，在IDLE状态下，接收到从MAC层发来的arp_rx_req信号，进入ARP接收状态，在此状态下，提取出目的MAC地址，源MAC地址，目的IP地址，源IP地址，并判断操作码OP是请求还是应答。

如果数码管是共阴极，给高电平1即可相应点亮，反之如果是共阳极，给低电平0即可相应点亮。由于是数码管静态显示，故只需要将四位八段数码管的四个位选信号全部置高，即可使得四个数码管全亮，然后在1hz的时钟下产生一个0~9的计数器，将这个计数器的值作为数码管显示的值，即可循环显示数字0~9。例：如果我们只点亮第一位的A：需要将11脚配置高电平，其他段选（1-5，7，10，11）配置低电平；将12脚配置低电平，其他位选脚配置（6，8，9）高电平；段选：段选由8根led灯组成，分别为a，b，c，d，e，f，g，dp；

紫光同创官方主推的是在linux系统下开发驱动和上层软件，相应地，官方提供了在linux一个基于GTK+2.0的PCIE测试平台，该平台能够很好去操作官方生成的例程。官方也提供了一个Windows的驱动例程，该例程能够完成PCIE的DMA读写操作和PIO内存读写操作，但是该驱动并未完全适配IP生成的官方例程，官方提供另一份的FPGA的工程与之适配。最后简单声明一下，更改驱动只是适配紫光同创IP生成的例程，把IP自带例程的DMA机制通信成功起来，当然也可以去更改IP生成例程DMA的逻辑设计来适配原来的驱动。

SW1- SW4 设置 2 位数密码，每两位设置一位密码，BM[0:1]设置第一位对应 BM1和 BM2，BM[2:3]设置第二位。K4 作为确认按键，按下 K4，输入的密码与设置的密码比对，如相同则显示 8888，若不同则显示 7777。1、对4个按键输入信号均做消抖处理，2、KEY4和KEY3取下降沿输出，3、KEY[2：1]以下降沿来变更各自的输入密码，每次数字加1（0～3循环，2bit即可）KEY1-KEY2 作为密码输入，按键按一下数字加 1，数字由数码管显示，数字在 0，1，2，3 中循环。

（3）为方便管理license文件，建议在PDS软件安装目录下新建一个license文件夹存放license文件。若电脑之前未安装过则需要安装此运行库后才能运行PDS，点击“是”按钮进行安装；若电脑之前已安装过此运行库则无需再次安装，点击“否”按钮不进行安装即可。（5）选择接受许可协议，点击“I Agree”按钮，进入选择安装路径选择框，如下图所示，默认安装路径为C:\pango\PDS_2022.1，建议采用默认路径。（9）点击“是”进入运行库安装界面，选择同意许可条款和条件，点击安装按钮进行安装。

对于Mwr的Header，对着协议格式分析，很容易知道第一个Header地址（32bit）是df20_2000，携带数据长度Length（以DW为单位）为1，报文类型[Fmt,Type]=0x40（表明为3DW Mwr），字节使能[last DW BE,first DW BE]=0x0f，其他信息对座入号就行了，特别注意的是TLP是大端格式，[Fmt,Type]=axis_master_tdata[31:24]，实际代表的是0Byte的位置，其他DW数据亦如此。主机的3次MWr TLP是什么呢？

盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA开发板，全面实现国产化方案，板载资源丰富，高容量、高带宽，外围接口丰富，不仅适用于高校教学，还可以用于实验项目、项目开发，一板多用，满足多方位的开发需求。HMIC_H IP包括了DDR Controller、DDR PHY和PLL，用户通过AXI4接口实现数据的读写，通过APB接口可配置DDR Controller内部寄存器，PLL用于产生需要的各种时钟。2.选择DDR3 IP，取名，然后点击Customize；

SW3~SW0 设置 2 位数密码，每两位设置一位密码，SW[1:0]设置第一位数 据对应的二进制数值，SW[3:2]设置第二位数据对应的二进制数值。KEY2 作为确认按键，按下 KEY2，输入的密码与设置的密码比对，如相同 则显示 8888，若不同则显示 7777。KEY1-KEY0 作为密码输入，按键按一下数字加 1，数字由数码管显示，数 字在 0，1，2，3 中循环。2、 调整固定序列，通过轻触按键 KEY1~KEY0 调整输入密码，数码管实时 显示输入密码；3、实时 显示 2 位输入密码；

机械式弹片按键，在按下或松开时会有机械抖动，导致在按下或松开时按键 的状态不稳定，在按键信号状态快速的变化时，使用按键作为输入信号，如果采 集了按键抖动时的状态，会导致工程运行出现不可控的变化，故而我们需要将这 段时间的抖动信号给滤除掉，故此实验称之为按键消抖；前后抖动时间约为 5～10ms，前后抖动共在 20ms，以最大 20ms 做设计，使 用计数到 N 归零的计数器来做时间刻度计时；统计按键按下次数，由于彩灯模式是 8 种，计数统计范 围是 0～7 循环，将计数结果传递给 LD 控制模块；

PGX-Lite 7K 开发板是一套基于紫光同创 compa 系列 PGC7KD-6IMBG256 芯片为核心的开 发套件，支持主自加载双启动功能，集成板载 jtag 调试接口，支持 Type-C 转串口通信，同 时预留非常丰富的扩展 IO、数码管、按键、led 灯等硬件资源，在提供用户基础的硬件环境 基础上，满足用户更加灵活的需求。3、 K4 为序列检测开始和序列检测结束按键，初次按下 KEY4，开始检测， 此时 LED4 也会被点亮，显示当前状态，再按一下停止检测，LED4 熄灭；

机械式弹片按键，在按下或松开时会有机械抖动，导致在按下或松开时按键 的状态不稳定，在快速的变化，在使用按键输入信号时如果采集了抖动时的状态， 会导致工程运行出现不可控的变化，故而我们需要将这段时间的抖动信号给滤除 掉，故此实验称之为按键消抖；前后抖动时间约为 5～10ms，前后抖动共在 20ms，以最大 20ms 做设计，使 用计数到 N 归零的计数器来做时间刻度计时；上电后下载完固件，默认 LD1～LD4 流水，每按下一次 KEY0，彩灯状态切 换一次，总共 8 种状态可供循环切换；