<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[mochenbaobei的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/mochenbaobei</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; mochenbaobei]]></copyright><item><title><![CDATA[如何用 DVS‑254 一次性覆盖 DAL‑A 鲁棒性测试]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/162663972</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/162663972</guid><author>mochenbaobei</author><pubDate>Tue, 07 Jul 2026 14:26:31 +0800</pubDate><description><![CDATA[DVS-254是专为航空电子DO-254/DAL-A高安全等级项目设计的FPGA自动化验证平台，其核心价值在于将鲁棒性测试从离散实验升级为体系化验证流程。该平台通过&quot;仿真-物理测试等效&quot;原理，复用仿真Testbench直接驱动真实FPGA测试，实现异常场景的系统化注入（电压/时钟/接口异常）与自动化判定。关键突破包括：统一验证标准（RTL仿真与物理测试结果直接比对）、目标器件原位测试、符合适航条款的自动化证据生成，从而解决传统人工测试难以取证的问题。特别适用于DDR3/PCIe等高速接口]]></description><category></category></item><item><title><![CDATA[如何在跨时钟域分析中处理好复位信号？]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/162655071</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/162655071</guid><author>mochenbaobei</author><pubDate>Tue, 07 Jul 2026 10:40:36 +0800</pubDate><description><![CDATA[本文分析了FPGA/SoC系统中&quot;偶尔起不来&quot;问题的根本原因，指出复位信号（reset）是最容易被忽略的跨时钟域（CDC）风险。关键点包括：1）复位释放（deassert）比拉低（assert）更危险；2）多时钟域共用异步复位会导致状态混乱；3）正确做法是复位释放必须满足各时钟域的同步时序要求。文章强调复位问题难以通过仿真发现，建议采用分层防护措施：使用Lint工具规范高风险复位写法，并通过CDC工具全面验证复位路径的同步性。最终指出系统稳定性不能依赖经验，而要通过流程化方法确保复位信号]]></description><category></category></item><item><title><![CDATA[为什么“双触发器”不够用？]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/162638524</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/162638524</guid><author>mochenbaobei</author><pubDate>Mon, 06 Jul 2026 18:18:48 +0800</pubDate><description><![CDATA[FIFO / 握手 / Toggle，同步方案到底该怎么选？在前两篇里，我们已经达成了两个共识：于是很多工程师会很自然地得出一个结论：“那我所有跨时钟信号都加双触发器，不就完了吗？很遗憾，这正是第三类 CDC 事故的起点。这一篇，我们就从工程角度把一件事讲清楚：CDC 的核心问题不是“有没有同步”， 而是“同步方案是否匹配信号语义”。一、先说结论：双触发器只解决了一类问题经典双触发器同步器：它只适用于一种信号：✅ 单比特、慢变化、无脉冲语义的控制信号。]]></description><category></category></item><item><title><![CDATA[DAL 是什么？为什么 Level A 和 Level C 的开发方式差别这么大]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/161418245</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/161418245</guid><author>mochenbaobei</author><pubDate>Fri, 29 May 2026 18:45:03 +0800</pubDate><description><![CDATA[DAL（设计保证等级）不是简单的风险标签，而是决定硬件开发过程强度的关键因素。它源于系统安全评估，根据功能失效后果的严重程度划分等级（A-E）。高DAL项目要求更强的设计保证力度，体现在三个方面：更高的独立性要求（避免自我验证）、更深的验证深度（系统化缺陷分析）和更完整的生命周期数据（可追溯的证据链）。DAL差异不仅影响测试数量，更影响整个开发哲学——高等级项目不能依赖经验补漏，必须将隐性知识转化为显性验证。FPGA开发中，即使简单模块（如复位逻辑）在高DAL下也需严格管控，因其失效可能引发严重后果。理解D]]></description><category></category></item><item><title><![CDATA[Verilog或VHDL中防止信号综合后被优化众多方法总结]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/161412283</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/161412283</guid><author>mochenbaobei</author><pubDate>Tue, 26 May 2026 11:46:27 +0800</pubDate><description><![CDATA[摘要：本文介绍了在Verilog和VHDL中防止信号被优化的多种方法。Verilog方法包括：1）设置Synthesis_Options中的-keephierarchy为YES或soft；2）使用(KEEP=&quot;TRUE&quot;)约束；3）将信号引出到模块输出端；4）使用DONT_TOUCH属性。VHDL方法包括：1）定义keep属性并设置为true；2）使用mark_debug属性标记信号。这些方法可帮助在综合和布局布线阶段保留关键信号，便于调试和验证。]]></description><category></category></item><item><title><![CDATA[重磅！！！VIGIL-CDC 数字电路跨时钟域设计验证管理平台]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/157941620</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/157941620</guid><author>mochenbaobei</author><pubDate>Tue, 10 Feb 2026 16:12:44 +0800</pubDate><description><![CDATA[VIGIL-CDC通过强大的静态分析技术，在寄存器传输级（RTL）和/或门级（GL）对设计进行深度检测，无需依赖仿真向量即可自动识别、分类并验证设计中所有的时钟域交叉（CDC）路径，评估设计的同步可靠性，并提供修复建议，是实现高质量、高可靠性多时钟域设计不可或缺的验证保障。：通过对CDC路径的系统性分析和分类，为设计团队提供了一个客观的“可靠性评级”，使得同步设计的质量可衡量、可比较，助力达成芯片功能安全等高标准要求。：提供直观的图形用户界面（GUI），用于浏览和展示设计中复杂的时钟域交叉关系网。]]></description><category></category></item><item><title><![CDATA[焊过DDR3的我算明白了，这次内存涨价根本不是“供需“这么简单]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/157941191</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/157941191</guid><author>mochenbaobei</author><pubDate>Tue, 10 Feb 2026 15:52:22 +0800</pubDate><description><![CDATA[从晶圆产能、FPGA测试瓶颈到AI算力吞金，带你拆解内存涨价的技术+商业双重逻辑上周给测试板换DDR3缓存，采购同事甩过来的报价单差点让我把FPGA测试脚本删了：才半个月，单颗DDR3颗粒涨了22%。一开始我以为又是供应链老套路——无非是某个港口堵了、某条生产线炸了这种"传统艺能"。结果查了3天晶圆厂稼动率、原厂测试良率报告、AI厂商的抢单数据才发现：这次涨价的水，比调AXI总线时序约束还深。]]></description><category></category></item><item><title><![CDATA[DO‑254 物理测试到底在“测什么”？]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/157940725</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/157940725</guid><author>mochenbaobei</author><pubDate>Tue, 10 Feb 2026 15:32:45 +0800</pubDate><description><![CDATA[物理测试到底在“测什么”？一次把概念讲透“我们已经做了板级测试，也在 FPGA 上跑过程序了， 这还不算物理测试吗？如果你在 DO‑254 项目里问过、或被问过这句话，那么这一篇文章，就是写给你的。一、先给结论：DO‑254 物理测试 ≠ 板级测试在 DO‑254 语境下，“物理测试”是一个有明确技术边界的概念。]]></description><category></category></item><item><title><![CDATA[仿真为什么抓不到 CDC？]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/157939692</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/157939692</guid><author>mochenbaobei</author><pubDate>Tue, 10 Feb 2026 15:00:56 +0800</pubDate><description><![CDATA[工程验证到底该信谁？如果你做过多时钟系统，一定有过这种困惑：功能仿真跑得很干净回归测试覆盖也不低比如：某个状态机偶尔卡死ready / valid 偶尔错位系统跑久了才出问题换一块板子，现象又变了最后大家往往会陷入一个问题：仿真没抓到 CDC， 那工程验证到底该信谁？这一篇，我们把这件事彻底讲清楚。]]></description><category></category></item><item><title><![CDATA[跨时钟域为什么这么容易出问题？]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/157465318</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/157465318</guid><author>mochenbaobei</author><pubDate>Wed, 28 Jan 2026 10:25:59 +0800</pubDate><description><![CDATA[跨时钟域这件事：很难靠仿真覆盖很难靠人眼 review 穷尽一旦遗漏，往往在系统阶段才暴雷这也是为什么在真实项目中，CDC 静态检查工具几乎是多时钟设计的标配。以 VIGIL-CDC 为例，它通过静态分析的方式：自动提取设计中所有 CDC 路径判断同步方式是否真正可靠提前暴露未同步或错误同步问题在 RTL / 网表阶段形成可追溯的 CDC 结论很多工程团队最终达成的共识只有一句话：“CDC 不是靠经验保证的，而是靠流程保证的。]]></description><category></category></item><item><title><![CDATA[重磅！！！VIGIL-Lint 数字电路代码规则检查管理平台]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/156934105</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/156934105</guid><author>mochenbaobei</author><pubDate>Wed, 14 Jan 2026 09:22:26 +0800</pubDate><description><![CDATA[作为VIGIL解决方案体系中的重要一环，VIGIL-Lint致力于提升设计质量，缩短验证周期，并帮助团队建立规范、可靠的编码与设计管理流程，是ASIC和FPGA设计团队实现高质量、高效率开发的必备工具。违例管理，便于团队协作：强大的违例查看、筛选、豁免和注释功能，使代码审查和问题闭环管理变得高效透明，特别适合大型团队协作项目。规则驱动，管理规范化：通过灵活、可定制的规则策略，帮助团队统一编码风格，强制执行最佳实践，实现设计流程的标准化管理。提供从违例报告到RTL源码的直接交叉探测功能，实现快速定位与调试。]]></description><category></category></item><item><title><![CDATA[【FPGA】正确处理设计优先级--或许能帮你节省50%的资源]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/141455701</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/141455701</guid><author>mochenbaobei</author><pubDate>Fri, 23 Aug 2024 09:49:42 +0800</pubDate><description><![CDATA[幸运的是，由于所有触发器的内部结构都是相同的，一旦我们知道了它们的优先级规则，那编写符合它们工作方式的代码就很容易了。在上面的示例中，由于设计中的时钟使能信号ce的优先级高于置位信号set，这违反了定义的优先级顺序（reset>set>ce），所以综合工具只能使用多余的资源来实现这一功能，这就是为什么会多出来一个LUT的原因。可以看到，这个6输入与门的使用的资源是4输入与门的两倍。如果全局复位是异步的，则必须使用LUT来模拟局部的同步复位，这可能会以两倍的成本和更低的性能强制执行两级逻辑。]]></description><category></category></item><item><title><![CDATA[搭建TestBench，收藏这几条基本框架就够了]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/141410246</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/141410246</guid><author>mochenbaobei</author><pubDate>Thu, 22 Aug 2024 08:45:13 +0800</pubDate><description><![CDATA[Verilog功能模块HDL设计完成后，并不代表设计工作的结束，还需要对设计进行进一步的仿真验证。掌握验证的方法，即如何调试自己的程序非常重要。在RTL逻辑设计中，要学会根据硬件逻辑来写测试程序即写Testbench。Verilog测试平台是一个例化的待测（MUT）模块，重要的是给它施加激励并观测其输出。逻辑块与其对应的测试平台共同组成仿真模型，应用这个模型就可以测试该模块能否符合自己的设计要求。]]></description><category></category></item><item><title><![CDATA[DO-254的简介及应用]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/141340417</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/141340417</guid><author>mochenbaobei</author><pubDate>Tue, 20 Aug 2024 08:45:14 +0800</pubDate><description><![CDATA[DO-254，即“飞机系统中的硬件设计和实施考虑”指南，是一套全面的标准，旨在确保飞机系统中的硬件设计和实施的安全性和可靠性。DO-254的主要作用是确保飞机系统中的硬件组件的安全性和可靠性。1. 提高安全性：通过遵循严格的标准和指导方针，硬件设计人员可以减少硬件故障的可能性，并确保在发生故障时安全地检测和处理它们，从而提高飞机系统的整体安全性。提高安全性：通过遵循严格的标准和指导方针，硬件设计人员可以减少硬件故障的可能性，并确保在发生故障时安全地检测和处理它们，从而提高飞机系统的整体安全性。]]></description><category></category></item><item><title><![CDATA[新板卡发布-复旦微带AI处理的FPGA原型验证板上市]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/141325710</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/141325710</guid><author>mochenbaobei</author><pubDate>Mon, 19 Aug 2024 15:05:17 +0800</pubDate><description><![CDATA[FMQL100TAI900 主芯片，SDI 视频输入接口，HDMI OUT 视频输出接口，PCIEX4，FMC，千兆以太网接口，TF 卡，USB Uart 接口，JTAG 接口，SFP 接口，SMA，CAN 接口等，适用于 AI 推理，高速数据交换，数据处理，视频处理，以太网通信，工业控制等场景。板上主要外设芯片如 PSOC、SOC FLASH，DDR3，EMMC、以太网 PHY、USB 转串口，CAN 接口芯片全部是国产芯片，可为全国产化方案提供参考。有需要的小伙伴请添加下面群主微信，欢迎咨询！]]></description><category></category></item><item><title><![CDATA[可编程逻辑器件适航标准-DO254 VHDL编码规范]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/141325526</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/141325526</guid><author>mochenbaobei</author><pubDate>Mon, 19 Aug 2024 14:55:00 +0800</pubDate><description><![CDATA[Name
			
			
			Phase
			
			
			Title
			
		
			DO254_VHDL.1122
			
			
			Synthesis
			
			
			Avoid assigning a signal multiple times in the same sequential path.

			避免同一时序路径下对一个信号进行多次赋值
			
		
			DO254_NETLIST.1141
			
			
			Chip
			
			
			Do n]]></description><category></category></item><item><title><![CDATA[记录带宽可达8GB/s的高速存储卡，也太惊艳了！]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/141257242</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/141257242</guid><author>mochenbaobei</author><pubDate>Fri, 16 Aug 2024 13:28:55 +0800</pubDate><description><![CDATA[支持RAID5/6/10,读写速率最高可达10GBps，支持专门为高速实时记录而设计的自定义文件系统。该模块基于NVME固态硬盘，主要用于高速实时数据流的存储和回放，主要用于雷达、通信、电子、卫星等领域，包括高速ADC数据采样实时记录、DAC数据回放、基于光纤或者Rapid IO的高速数据记录等场景。该模块能够支持端口并发操作指令控制，数据流DMA调度管理、内建文件系统的管理、多指令多文件并发运行管理、内存缓存控制机制和硬件状态检测机制，具有丰富的调试和日志管理功能。持续稳定记录带宽 ≥8GB/s；]]></description><category></category></item><item><title><![CDATA[超高速NVME FPGA存储卡记录]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/141220342</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/141220342</guid><author>mochenbaobei</author><pubDate>Thu, 15 Aug 2024 13:57:03 +0800</pubDate><description><![CDATA[XNM-KU-M4 是一款基于KU115 的高速存储模块。该模块基于NVME固态硬盘，主要用于高速实时数据流的存储和回放，主要用于雷达、通信、电子、卫星等领域，包括高速ADC数据采样实时记录、DAC数据回放、基于光纤或者Rapid IO的高速数据记录等场景。存储板卡主要包含Xilinx公司的KU060高性能FPGA、M.2 SSD、DDR等组成。其中主控FPGA器件完成存储控制、外部接口、系统管理、文件管理等操作。]]></description><category></category></item><item><title><![CDATA[SerDes的原理解析]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/141219693</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/141219693</guid><author>mochenbaobei</author><pubDate>Thu, 15 Aug 2024 13:36:02 +0800</pubDate><description><![CDATA[首先我们要了解什么是SerDes，SerDes的应用场景又是什么呢？SerDes又有哪些常见的种类？做过FPGA的小伙伴想必都知道串口，与并行传输技术相比，串行传输技术的引脚数量少、扩展能力强、采 用点对点的连接方式，而且能提供比并行传输更高带宽，而SerDes的主要作用就是把并行数据转化成为串行数据，或者将串行数据转化为并行数据的“器件。]]></description><category></category></item><item><title><![CDATA[探索Intel Agilex系列FPGA：创新驱动的高性能计算解决方案]]></title><link>https://blog.youkuaiyun.com/mochenbaobei/article/details/141181326</link><guid>https://blog.youkuaiyun.com/mochenbaobei/article/details/141181326</guid><author>mochenbaobei</author><pubDate>Wed, 14 Aug 2024 09:28:56 +0800</pubDate><description><![CDATA[2.1 FPGA的基本概念在了解Intel Agilex系列FPGA之前，让我们先回顾一下可编程逻辑器件（FPGA）的基本概念。FPGA是一种可通过编程来实现不同功能的硬件设备，它包含了可编程的逻辑和内部存储器，可以根据需要重新配置和优化。这种灵活性使得FPGA成为高性能计算领域中的重要工具。2.2 Intel Agilex系列介绍Intel Agilex系列FPGA是Intel FPGA产品组合中的最新成员。]]></description><category></category></item></channel></rss>