mexican007的专栏

1、源码存放在hdl路径下，将hdl路径下所有的.v文件加入到filielist中，新建file.f文件file.f 文件如下：+define+FPGA //预编译宏./hdl/*.v //加入所有.v文件-f fpga_lib.f //也可以filelist文件的形式引入，2、makefile的编写，新建makefile内容如下：#+...

1、新建filelist.v文件，将需要综合的所有RTL代码include进去。filelist.v文件如下：`include "../../../lib/fpga/io/pad_cell_tsmc28.v"`include "../../../lib/fpga/std/std_cell_tsmc28.v"`include "相对路径/*****.v" ...

参考链接https://blog.youkuaiyun.com/choose123/article/details/80055113https://blog.youkuaiyun.com/lkiller_hust/article/details/51344819 1、协议简介zynq内部有三种AXI总线：（1）AXI4： 主要面向高性能地址映射的需求，（2）AXI4-LITE: 简单地吞吐映射通信...

软件版本：vivado 2018.01操作系统：cent os 6.0本文章中主要介绍在vivado中如何使用系统工具封装我们自己的IP，此例实现了将sha256_pad这个模块挂在AXI-STREAM总线上sha256_pad定义如下：//---------------------------------------------------------// Module : ...