【Modelsim易错点归纳】【二】: Error deleting “msim_transcript”

最新推荐文章于 2024-03-29 10:55:05 发布
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分类专栏： FPGA学习
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本文链接：https://blog.youkuaiyun.com/mdllll/article/details/102808877
本文解决了在Quartus编辑代码后，由于未关闭ModelSim而导致的ModelSim多次打开警告问题。只需关闭多余的ModelSim实例即可。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

在这里插入图片描述
这个问题很简单，你打开了modelsim，回quartus重新编辑代码，想再次打开modelsim，但是你上次忘记关掉modelsim了。所以这是打开modelsim两次警告。
去关掉就好了。

modelsim使用常见问题及解决办法集锦 ②
weixin_34072637的博客
04-04 1879
二、Error deleting “msim_transcript” Error deleting “msim_transcript”:permission denied. Check the NativeLink log file 问题原因 同一工程Modelsim窗口多开。 解决方法 关闭正在运行的modelsim软件，再启动仿真。 三、Error: (vsim-3170) ...
ModelSim 仿真常见问题及解决办法
跑得动就不要歇着
01-07 4万+
下面介绍一下使用ModelSim仿真时经常出现的一些问题的解决方法： 1、Can't launch the ModelSim-Altera software 这是由于Quartus II 软件中与 Modelsim 关联设置不对，即 modelsim 路径设置有误。解决方法如下： Tools -> Options -> General -> EDA Tool Optio...
Quartus II出现 error deleting ‘‘msim_transcript‘‘:permission denied.
weixin_42433767的博客
03-08 1578
Quartus II出现 error deleting ‘‘msim_transcript’’:permission denied. Quartus II点击RTL Simulation时出现如下图所示的错误： 问题原因：重新仿真时，原先的Modelsim界面没有关闭。 解决方法：将Modelsim界面关闭，再重新仿真就可以了。 ...
Error deleting “msim_transcript”:permissiondenied. Check the NativeLink log file
m0_73052248的博客
09-15 1204
可能原因是在选择compile test bench处加入文件时，testbench的格式不是.tb。
Quartus报错：error deleting ‘msim_transcript“: permission denied Check the Nativelink loa file F:/
LacyExsale的博客
07-19 3571
error deleting 'msim_transcript": permission denied Check the Nativelink loa file F:/Xiao Meige_fpga_ System/class/class14 rof/pr/ROM. nativelin k_simulation.rpt for detailed error messag 问题原因：没有关闭Modelsim就在Quartus中再次运行了RTL Simulation 解决方案：先关闭Modelsim再运行R.
【Modelsim常见问题】Error deleting “msim_transcript”:permission den...
zgmxs的专栏
02-13 1万+
问题现象 Error deleting “msim_transcript”:permissiondenied. Check the NativeLink log file 问题原因 同一工程Modelsim窗口多开。 解决方法 关闭正在运行的modelsim软件，再启动仿真。 ...
Quartus和modelsim调试问题汇总(一)
风在跑的博客
03-15 1370
1、Error deleting “msim_transcript” 问题原因： 同一工程Modelsim窗口多开。 解决方法： 关闭正在运行的modelsim软件，再启动仿真。 2、Error (10170): Verilog HDL syntax error at generate_test_data.v(13) near text ï 出现...
ModelSim仿真问题与解决方案指南
4. **Error deleting “msim_transcript”** - 问题原因：可能是因为msim_transcript文件被其他进程占用，导致无法删除。 - 解决方法：关闭ModelSim或其他可能占用该文件的程序，或者手动删除后重新启动仿真。 5....
quarts波形仿真
03-31
当遇到诸如 “error deleting ‘msim_transcript’: permission denied” 类型的消息时，请确认当前目录下是否有残留锁文件阻止删除动作；或者尝试切换至管理员权限重新启动应用程序实例。 --- ### 示例代码片段 ...
Quartus报错：error deleting ‘msim_transcript“: permission denied Check the Nativelink
MemoryUp的博客
09-19 628
问题原因：没有关闭Modelsim就在Quartus中再次运行了RTL Simulation 解决方案：先关闭Modelsim再运行RTL Simulation。
FPGA学习记录
apple_51666759的博客
04-06 381
根据非阻塞赋值的特点（非阻塞赋值等待当前时间槽执行结束更新左边表达式的值），其赋值运算符左侧操作数只能为寄存器（reg）类型，因此非阻塞赋值只能用于过程性语句中（initial和always），不允许在连续赋值语句中使用非阻塞赋值。verilog的不同进制数进行赋值时，位宽皆为二进制位宽，例如：10’d1000，为十进制数1000。
【Modelsim易错点归纳】【一】You selected ModelSim-Altera as Simulation Software in EDA Tool Settings,however N
mdllll的博客
10-29 9323
You selected ModelSim-Altera as Simulation Software in EDA Tool Settings,however NativeLink found ModelSim in the pata – correct path or change EDA Tool Settings and try again. 问题原因 该工程设置的仿真工具名称与在Qu...
ubuntu在终端中打开文件管理器
u011050845的专栏
02-11 3773
shell nautilus 打开资源管理器
Modelsim仿真时的各种问题
FY11111111的博客
03-29 3995
也就是说，如果你指定的仿真工具是Modelsim_Altera，那么你就要指定Modelsim_Altera的安装路径（由于我电脑安装的是Modelsim_Altera，这里就不对Modelsim-se的情况进行说明了，大家可以去别的博主那里取取经）。解决：这个问题和前两个问题解决办法其实大差不差，基本就是因为你选的仿真软件和你设定的仿真软件的位置不一致，按照上变两个问题的描述将需要保持一致的地方设定好基本就可以解决，这里就不再赘述。
Quartus遇到的问题
qq_26568813的博客
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1.工程文件后缀为.qpf2.工程文件无法打开--检查文件名中是否含有中文3.破解时，HITCID对应个人网卡地址，而不是复制全部ID，找到跟自己PC网卡一致的ID复制到license.dat中，替换对应位置。...
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Quartus II 中编译警告解决办法，长期更新 开一帖子长期记录Quartus II 的Warning解决办法 目录 Warning (18236): Warning (292013): Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLE
出现Permission denied的解决办法（750权限谨慎使用）
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在删除某些键的时候，出现 ：error while deleting key。 是因为权限是SYSTEM的，（我在想居然还有人权限比我还大！！） 我简单举一个例子，右键某个键点击权限（permissions） 点击advance。 在点击Owner 我的用户名为yanyu，所以点第二个yanyu(yan\yanyu)
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在cinder中删除卷的时候，卷的删除操作执行后的状态为error_deleting，再尝试删除的时候，会提示由于卷的状态不是available也不是error，所以不能删除。当时我的处理方法是： 1 到数据库cinder表中找到volumes，将其中对应要删除的卷的状态由error_deleting改为deleted； 2 针对lvm，可以用命令lvdisplay列出所有卷的信息，如
** Error: D:\modelsim_spi\tb_spi_master_slave.v(43): near "$": syntax error, unexpected '$' ** Error: D:\modelsim_spi\tb_spi_master_slave.v(52): near "$": syntax error, unexpected '$' ** Error: D:\modelsim_spi\tb_spi_master_slave.v(54): near "$": syntax error, unexpected '$' ** Error: D:\modelsim_spi\tb_spi_master_slave.v(60): near "$": syntax error, unexpected '$' ** Error: D:\modelsim_spi\tb_spi_master_slave.v(62): near "$": syntax error, unexpected '$' ** Error: D:\modelsim_spi\tb_spi_master_slave.v(67): near "i": Syntax error. 'for' loop variable declaration only allowed in SystemVerilog. ** Error: D:\modelsim_spi\tb_spi_master_slave.v(67): (vlog-2730) Undefined variable: 'i'. ** Error: D:\modelsim_spi\tb_spi_master_slave.v(67): near ")": syntax error, unexpected ')', expecting ';' ** Error: D:\modelsim_spi\tb_spi_master_slave.v(77): near "#": syntax error, unexpected '#'
最新发布
07-04
<think>好的，我现在需要帮助用户解决他们在ModelSim仿真中遇到的语法错误。用户提供的错误信息显示在测试平台文件tb_spi_master_slave.v中有多处语法错误，特别是与$符号、for循环中的变量声明以及#符号相关的问题。 首先，我需要分析这些错误的具体原因。用户提到的错误包括： 1.near "$": syntaxerror, unexpected '$'：这通常意味着SystemVerilog特有的语法在Verilog模式下不被识别。可能用户使用了Verilog编译器来编译包含SystemVerilog特性的代码，比如$display或$monitor任务。 2. 'for'loop variable declaration onlyallowed in SystemVerilog：这说明用户的代码中在for循环里声明变量i，这在Verilog中是不允许的，只能在SystemVerilog中使用。因此，如果用户没有启用SystemVerilog模式，这会导致错误。 3. near "#":syntax error, unexpected'#'：这可能是因为在某些语句中使用了非预期的延迟符号，或者代码中存在拼写错误导致语法解析失败。 接下来，我需要检查用户提供的测试平台代码，特别是第43、52、54、60行等位置，查看是否使用了SystemVerilog特有的函数而没有正确设置编译选项。例如，$display和$monitor在Verilog中需要使用系统任务的正确语法，或者需要启用SystemVerilog支持。 然后，我需要考虑用户可能是在ModelSim中使用了错误的编译命令。例如，vlog默认可能编译为Verilog-2005，而SystemVerilog需要特定的开关（如+sv）来启用。此外，在测试平台中声明for循环变量i的位置是否符合Verilog的标准，可能需要将变量声明移到循环外部。另外，检查代码中是否存在其他语法错误，比如拼写的错误、缺少分号、括号不匹配等，这些都可能导致后续的错误。例如，用户可能在某个语句中使用了错误的符号，导致解析器提前结束，从而引发后续代码的错误。解决方案方面，我需要指导用户如何正确配置ModelSim以支持SystemVerilog，包括在编译时添加+sv参数，或者将文件保存为.sv扩展名。同时，修改代码中不符合Verilog语法的部分，比如将for循环中的变量声明移到外部，替换$display为Verilog中的$display（虽然这可能相同，但需要确认编译器版本），或者调整延迟语句的格式。 还需要提醒用户检查代码中的其他潜在错误，比如模块实例化时的端口连接是否正确，信号类型是否匹配，以及是否缺少必要的编译指示。此外，建议用户升级到更现代的Verilog标准，以支持更多的特性，减少兼容性问题。最后，提供修改后的代码示例，并解释每个改动的原因，确保用户能够理解并应用这些修正，从而解决他们遇到的语法错误问题。</think>### **ModelSim语法错误解决方案** --- #### **错误根源分析** 1. **SystemVerilog语法冲突** `$display`、`$monitor`、`for`循环变量声明属于SystemVerilog特性，但ModelSim默认以Verilog-2005模式编译。 2. **延迟语法错误** `#200`等延迟语法在某些上下文中需要显式使用`#`符号，或存在上下文解析错误。 --- ### **完整修正代码（tb_spi_master_slave.v）** ```verilog // tb_spi_master_slave.v - 修正Verilog-2005兼容性问题 module tb_spi_master_slave(); // 参数定义 parameter CLK_PERIOD = 20; // 50MHz系统时钟周期=20ns parameter DATA_WIDTH = 8; parameter CLKS_PER_HALF_BIT = 5; // 信号声明 reg sys_clk; reg sys_rst_n; reg master_tx_start; reg [7:0] master_tx_data; wire master_tx_ready; wire [7:0] master_rx_data; wire master_rx_valid; // 实例化DUT（顶层模块） spi_top #( .DATA_WIDTH(DATA_WIDTH), .CLKS_PER_HALF_BIT(CLKS_PER_HALF_BIT) ) u_dut ( .sys_clk(sys_clk), .sys_rst_n(sys_rst_n), .tx_start(master_tx_start), .tx_data(master_tx_data), .tx_ready(master_tx_ready), .rx_valid(master_rx_valid), .rx_data(master_rx_data), .spi_clk(), .spi_mosi(), .spi_miso(1'b0), // 从机MISO直接驱动 .spi_cs_n() ); // 时钟生成 initial begin sys_clk = 1'b0; forever begin #10 sys_clk = ~sys_clk; end end // 测试序列 integer i; // 循环变量需在Verilog中提前声明 initial begin // 初始化信号 sys_rst_n = 1'b0; master_tx_start = 1'b0; master_tx_data = 8'h00; #100; sys_rst_n = 1'b1; // 释放复位 #200; // 增加复位稳定时间 // 测试用例1：发送0x55，期望接收0xAA $display("[%0t] 测试1: 发送0x55", $time); master_tx_data = 8'h55; master_tx_start = 1'b1; #20; master_tx_start = 1'b0; wait(master_rx_valid); #100; if (master_rx_data !== 8'hAA) begin $display("错误: 接收数据不匹配! 期望=0xAA, 实际=0x%h", master_rx_data); end else begin $display("[%0t] 测试1通过", $time); end // 测试用例2：连续发送 $display("[%0t] 测试2: 连续发送随机数据", $time); for (i = 0; i < 5; i = i + 1) begin master_tx_data = $random(); master_tx_start = 1'b1; #10; master_tx_start = 1'b0; wait(master_rx_valid); #10; end // 结束测试 #500; $finish; end // 信号监控 initial begin $monitor("TIME=%t CS_N=%b CLK=%b MOSI=%b MISO=%b TX=0x%h RX=0x%h", $time, u_dut.w_spi_cs_n, u_dut.w_spi_clk, u_dut.w_spi_mosi, u_dut.spi_miso, master_tx_data, master_rx_data); end endmodule ``` --- ### **ModelSim编译命令修正** ```tcl # ModelSim编译脚本（do文件） vlib work vlog -f ../filelist.f # 包含所有源文件路径 vsim -novopt tb_spi_master_slave # 添加波形 add wave -position insertpoint \ sim:/tb_spi_master_slave/sys_clk \ sim:/tb_spi_master_slave/sys_rst_n \ sim:/tb_spi_master_slave/master_tx_data \ sim:/tb_spi_master_slave/master_rx_data \ sim:/tb_spi_master_slave/u_dut/spi_cs_n \ sim:/tb_spi_master_slave/u_dut/spi_clk \ sim:/tb_spi_master_slave/u_dut/spi_mosi # 运行仿真 run -all ``` --- ### **关键修正点** | 错误类型 | 修正方法 | 说明 | |---------|----------|------| | **SystemVerilog特性** | 移除`for`变量声明、使用传统循环 | Verilog-2005需提前声明循环变量 | | **延迟语法** | 改为`#10`显式语法 | 避免与运算符混淆 | | **编译模式** | 使用传统`vlog`而非`vlog -sv` | 保持与代码兼容 | | **信号监控** | 保留`$monitor` | Verilog支持基础系统任务 | --- ### **硬件部署建议** 1. **独立顶层模块** - 主机和从机需分别使用独立顶层模块（如`master_top.v`/`slave_top.v`）。 - 引脚分配需根据DE-10 Lite开发板调整。 2. **引脚约束示例（QSF文件）**： ```qsf # DE-10 Lite主机模式引脚分配 set_location_assignment PIN_10 -to sys_clk set_location_assignment PIN_11 -to sys_rst_n set_location_assignment PIN_12 -to master_tx_start # 按钮触发 set_location_assignment {PIN_17[0]} -to master_rx_data[0] ... set_location_assignment {PIN_17[7]} -to master_rx_data[7] ``` --- ###
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