makefile杂谈,之二

本文探讨了在项目中使用Makefile导致构建时间过长的问题,分析了原因并提出了解决方案,包括优化配置管理、定制快速构建规则和排查系统配置bug等。

makefile杂谈,之二

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标签: 技术  体会  2009-12-24 17:25

    我是新人到老项目,多少会被老人们看不顺眼,当然也会看老人们做的事不顺眼。单说这#time make得到的结果就让我忿忿不平!经过慎密低调的访问,发现Integrator做build是20+分钟一次,而一般的coder做前文所说的折腾s1.c也要1~2分钟,这又何必呢?这个问题老人们反思过没有,抗争过没有?不得而知。反正他们已经适应了,习惯了。

    究其原因,build花费时间“多”归咎于:

    1。Clearcase 做配置管理,Dynamic View和Snapshot View差别太大了。coder越多,file越多,差别越大。(试想编译服务器,版本服务器和Coder的台式机这三点一线间,有多少的碰撞在以太网上绵绵不绝。)

    2。Makefile的生成效率,是否定制了快速build的rules,如前文所言。

    3。系统配置的bug,增加了build工作量。

    3-1。不必要的依赖,如前文所言。

    3-2。一些具体的bug,这些问题,不自己查出来,可能别人永远都帮不了你。到下期杂谈再说吧。

下载方式:https://renmaiwang.cn/s/t0445 在时序发生器设计实验中,如何达成T4至T1的生成? 时序发生器的构建可以通过运用一个4位循环移位寄存器来达成T4至T1的输出。 具体而言:- **CLR(清除)**: 作为全局清零信号,当CLR呈现低电平状态时,所有输出(涵盖T1至T4)皆会被清除。 - **STOP**: 在T4脉冲的下降沿时刻,若STOP信号处于低电平状态,则T1至T4会被重置。 - **启动流程**: 当启动信号START处于高电平,并且STOP为高电平时,移位寄存器将在每个时钟的上升沿向左移动一位。 移位寄存器的输出端对应了T4、T3、T2、T1。 #### 2. 时序发生器如何调控T1至T4的波形形态? 时序发生器通过以下几个信号调控T1至T4的波形形态:- **CLR**: 当CLR处于低电平状态时,所有输出均会被清零。 - **STOP**: 若STOP信号为低电平,且在T4脉冲的下降沿时刻,所有输出同样会被清零。 - **START**: 在START信号有效(通常为高电平),并且STOP为高电平时,移位寄存器启动,从而产生环形脉冲输出。 ### 微程序控制器实验#### 3. 微程序控制器实验中的四条机器指令及其对应的微程序段指定的机器指令及其关联的微程序段如下:- **NOP**: 00- **R0->B**: 04- **A+B->R0**: 05- **P<1>**: 30- **IN->R0**: 32- **R0->OUT**: 33- **HLT**: 35#### 4. 微程序段中的微操作/微命令序列针对每条微指令,其对应的微操作或微命令序列如下:- **IN->R0**: 输入(IN)单元的数据被...
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