自制CPU第二篇：Verilog HDL

最新推荐文章于 2024-01-03 11:00:32 发布

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本文介绍使用VerilogHDL设计CPU的方法，包括模块声明、实例化、过程赋值等内容，并提供寄存器堆设计实例及仿真测试案例。

Verilog HDL

要制作CPU，我没有选择使用分立元件构造，我选择使用了使用FPGA+代码的方式来实现。所以要学习Verilog HDL语言。这是一种HDL（硬件描述语言），可以进行抽象度很高的RTL电路设计。

设计电路的步骤

在这里插入图片描述

电路描述

Verilog HDL使用模块来设计一个功能单位的逻辑，模块是Verilog HDL中最基本的构成单位。

模块的声明

模块声明语法：

module<module name>{
		<输入信号定义>
    	<输入信号定义>
    	...
};
		<电路描述>
endmodule

比如使用模块来描述一个32位的加法器

module adder{
		input wire [31:0] in_0, //输入0
        input wire [31:0] in_1, //输入1
        output wire [31:0] out  //输出
};
    	assign out = in_0 + in_1;	//将in_0和in_1相加结果代入out中
endmodule

模块的实例化

模块的实例化语法：

<模块名> <实例名>(
    .<相连的端口名>（相连的信号名）,
    .<相连的端口名>（相连的信号名）,
    ...
);

adder adder01(
	.in_0	(adder01_in_0), //adder01_in_0信号连接到in_0端口
    .in_1	(adder01_in_1), //adder01_in_1信号连接到in_1端口
    .out	(adder01_out)
);