vivado学习

适用于分布式RAM的情况：
（1）深度小于64bit
（2）在深度大于64bit小于128bit情况下，有时延要求并需要异步输出（其clock-to-out时间小，并且布线比Block RAM自由）
（3）数据宽度小于16bit

单端口块RAM模式：不能同时进行读写操作，在单端口RAM配置中，输出只在read-during-write模式有效，即只有在写操作有效时，写入到RAM的数据才能被读出。当输出寄存器被旁路时，新数据在其被写入时的时钟上升沿有效。

简单双端口块RAM：常用，不赘述

真正双端口块RAM模式：上下两个端口均支持读和写操作，主要应用在两个处理器同时对一个RAM进行读操作，免除仲裁的麻烦。但是真正双端口块RAM也存在一个问题，就是同时对一个地址进行写操作时，会造成写冲突，写入地址无效。

I/O模块在器件内部以Bank形式划分，每个Bank有50个I/O。在同一个Bank中的所有I/O的电平都必须一致，是由Vcco所控制。并且，在同一个Bank中只有一个Vref（参考电压），只有一对Vrn/Vrp（用于DCI阻抗匹配）。

IDELAY在HR Bank 和 HP Bank中都有，ODELAY只存在于HP Bank中。
IOB的延迟是通过IDELAYCTRL模块来控制实现的，共分为32tap，每个tap的延迟是78ps（200MHz）或52ps（300MHz），用户可以设定延迟tap参数。

7系列器件的时钟网络可分为三种：全局时钟网络（BUFG、BUFH）、区域时钟网络（BUFR、BUFMR）和IO时钟网络（BUFIO）。一个CMT包含1个MMCM和1个PLL，MMCM主要用于用户时钟的各种操作，如频率合成、相移、消除插入延迟等，PLL则主要用于高速存储器控制器的IO相位调整。

网表分为三大类：推演的（Elaborated）设计网表文件；综合的（Synthesized）设计网表文件；实现的（Implemented）设计网表文件。
网表文件是对创建的设计项目所做的一个完整的描述，网表文件由单元（cell）、引脚（pins）、端口（port）和网线（nets）四种元素构成。