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RSS订阅原创 FPGA基础电路设计：（六）计数器
除了以上这些最基础的计数器类型，还有很多不同功能的计数器类型，就比如上面提到的环形、Johnson计数器等，类似于级联移位器的结构。而计数器也有着常见的几种类型，如二、十进制计数器、BCD计数器、格雷码计数器这些不同进制的计数器，以及置位、加减、环形、Johnson计数器等类型。通过题目的波形图，很明显是让我们写一个时钟边沿敏感的0-15且带有复位置数清零的计数器。计数器的工作原理是：当输入端的敏感信号发生变化时，计数器的计数器自加1。2、加减计数器（比起正常的计数器，多了一个加减模式控制的功能。
2024-11-04 16:12:13
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原创 FPGA基础电路设计：（五）多路选择器
由于if/case语句的也就只写了两路选择，所以本质上这三种写法都只是实现了两路选择器，有兴趣的话可以多写几路，看看实际的RTL视图情况。多路选择器的内容比较简单，值得注意的就是前一篇所提到的要保证语句的完整性，以避免latch的产生。3. case语句的实现灵活，可以实现多选一的选择，且可以给每个选择项指定不同的输出值。多路选择器在fpga设计中应用非常广泛，可以根据需求选择不同的实现方法。2. if-else语句的实现灵活，可以实现多选一的选择；1. 双目运算符的实现简单，但只能实现二选一的选择；
2024-10-29 10:31:16
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原创 FPGA基础电路设计：（四）锁存器
综上所述：在FPGA设计的过程中，在组合逻辑电路中，要避免latch的生成就注意注意if/case语句的分支情况是否写完整。与此同时，虽说latch会带来风险问题，但是在设计中基于异步操作、状态保持以及减少硬件资源的特点，还是具备一定的应用场景：门控时钟、总线接口、高速接口以及双口RAM的设计。同时要注意到的一点是，一定是组合逻辑电路的情况下，如果是在时序逻辑电路的话，if/case语句没写全是不会产生锁存器的。跟if语句的情况一致，在组合逻辑电路中语句不完整的情况下，综合出的实际电路都会产生latch。
2024-10-29 10:07:59
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原创 FPGA基础电路设计：（三）移位寄存器
（2）而对于有符号型值，算术左移等同于逻辑左移，算术右移补的是符号位，正数补0，负数补1。通过这个简单的例子其实可以明白，移位就是将一个数据整体移动的过程。循环移动就像头尾相接的贪吃蛇，不断移动的同时头尾位置是相接的。移位寄存器可以实现串串、串并、并并及并串的四种输入输出方式，具体的串并转换就是串入并出、并入串出两类的移位寄存器。移位寄存器是一种基础的电路设计，可以实现数据的左右移动、双向移动、串并转换等功能，在设计中是非常常见的。而如果不是循环移位的情况下，移位又分成了算数移位与逻辑移位。
2024-10-28 18:07:20
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原创 FPGA基础电路设计：（二）乘法器
串行乘法器利用移位寄存器实现，并行乘法器直接利用eda工具实现。两种方式的区别在于资源的利用率，串行乘法器相对并行乘法器更加节省资源。串行乘法器本质上利用移位寄存器实现的，转换成二进制，利用两数相乘等于移位相加的原理。常见的乘法器结构就上述两种，当然也有更多优化的乘法器结构，之后会逐渐补充。并行乘法器简单来说就是直接利用eda工具实现，缺点就是实现资源比较大。常见的乘法器实现方式有两种，串行乘法器和并行乘法器。
2024-10-28 16:54:51
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原创 FPGA基础电路设计：（一）加法器
全加器的实现方式有很多，代码里使用了逻辑门、半加器级联与eda工具直接实现的三种方式，不同方式都可以实现全加器的功能，只不过在硬件实现上存在差异，具体见RTL视图。- 并行进位加法器：由多个全加器组成，每个全加器的输入都来自前一个全加器的输出，但并行计算进位。- 超前进位加法器：在每个全加器的输出上增加一个进位信号，使得进位信号的传递更加顺利。超前进位加法器，在每个全加器的输出上增加一个进位信号，使得进位信号的传递更加顺利。- 全加器：在半加器的基础上，加入进位的信号，输出为进位和结果。
2024-10-28 15:32:33
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