FPGA|数字IC练习题，Verilog（状态机、同步/异步FIFO等）

VL1 四选一多路器

解法一 三目运算符

使用assign连续赋值语句 + 三目运算符 ? :

module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output [1:0]mux_out
);
//*************code***********//
   
assign mux_out = (sel == 2'b00) ? d3 : ((sel == 2'b01) ? d2 : (sel == 2'b10) ? d1 : d0);

//*************code***********//
endmodule

解法二 case语句

使用always过程赋值语句 + case语句

module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output [1:0]mux_out
);
//*************code***********//

reg [1:0] mux_out_reg;
always @ (*)
begin
    case(sel)
        2'b00:mux_out_reg = d3;
        2'b01:mux_out_reg = d2;
        2'b10:mux_out_reg = d1;
        2'b11:mux_out_reg = d0;
        default : mux_out_reg = d0;
    endcase
end 
    
assign