【Verilog入门】常见的可用于仿真不能综合成硬件的语句（包含原因）及其可综合方案

爱吃羊的老虎

已于 2024-07-24 10:28:05 修改

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分类专栏： Verilog 文章标签： fpga开发

于 2024-07-23 16:58:45 首次发布

本文链接：https://blog.youkuaiyun.com/m0_56800366/article/details/140640721

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在 Verilog 设计中，不可综合的语句和结构主要是因为它们无法直接映射到实际的硬件实现。以下是详细的解释和每种不可综合语句或结构背后的原因：

1. 延迟控制语句 (`#`)

原因：

延迟控制语句用于仿真环境中引入时间延迟，但在实际硬件中没有直接对应的实现。
硬件电路的操作是由时钟边沿触发的，而不是由精确的时间延迟控制的。

示例：

always #10 clk = ~clk;  // 用于仿真，不可综合

可综合：

时钟信号应该作为外部输入，不在设计中生成。

module my_design (
    input wire clk,
    input wire rst,
    input wire d,
    output reg q
);
    always @(posedge clk or posedge rst) begin
        if (rst)
            q <= 0;
        else
            q <= d;
    end
endmodule

2. 初始化块 (`initial`)

原因：

initial 块在仿真开始时执行一次，用于设置初始条件，但硬件电路没有这样的初始条件设置机制。
在实际硬件中，寄存器和存储器的初始状态通常是不确定的，或者通过复位电路来设置。

示例：

initial begin
    a = 0;  // 仿真中的初始条件设置，不可综合
end

可综合：

使用复位信号初始化寄存器。（在实际硬件设计中，通常情况下会有一个复位信号，用于在系统启动时初始化所有寄存器和信号。这个复位信号通常会在电路上电或者系统启动时短暂激活，以确保系统进入一个已知的初始状态。复位信号的设计是硬件系统中非常常见的一部分）

module my_design (
    input wire clk,
    input wire rst,
    output reg [3:0] a
);
    always @(posedge clk or posedge rst) begin
        if (rst)
            a <= 4'b0000;
        else
            a <= a + 1;  // 示例操作
    end
endmodule

如果你的设计中没有全局复位信号，并且你希望在不使用复位信号的情况下初始化信号 a，你可以考虑以下方式：

使用上电复位（Power-On Reset，POR）电路，该电路会在系统上电时自动生成一个复位脉冲。
确保设计中的逻辑在上电后的第一个时钟周期内进行必要的初始化。

然而，这些方法通常依赖于具体的硬件平台和工具链，并不完全是纯粹的 Verilog 代码解决方案。在纯 Verilog 代码中，以下是一个较为通用的解决方案，通过一个额外的初始标志来完成初始化：

module example (
    input wire clk,
    output reg a
);

reg init_done;  // 初始化完成标志

always @(posedge clk) begin
    if (!init_done) begin
        a <= 0;  // 第一个时钟周期内初始化 a 为 0
        init_done <= 1;
    end else begin
        // 其他逻辑
    end
end

endmodule

3. 系统任务和函数

原因：

系统任务和函数（如 $display、$monitor、$finish 等）用于仿真控制、调试和输出信息。
在实际硬件中没有等效的机制来处理这些任务。

示例：

$display("Simulation started");  // 仿真控制和调试，不可综合
$finish;  // 结束仿真，不可综合

无法更改可综合：

系统任务和函数无法直接转换为可综合的语句，通常可以通过仿真环境之外的手段实现相应的功能。对于显示和结束仿真，可以利用仿真工具本身的功能设置断点或条件触发事件。

4. 仿真时间控制

原因：

这些语句（如 $time、$stime、$realtime）用于获取当前仿真时间，在实际硬件中没有对应的实现。
硬件电路的操作不依赖于获取当前时间，而是依赖于时钟信号。

示例：

$time;  // 获取仿真时间，不可综合

可综合：

时间控制在硬件中没有直接对应，可以通过计数器实现类似功能。

module my_timer (
    input wire clk,
    input wire rst,
    output reg [31:0] time_counter
);
    always @(posedge clk or posedge rst) begin
        if (rst)
            time_counter <= 0;
        else
            time_counter <= time_counter + 1;
    end
endmodule

5. 文件操作任务

原因：

文件操作任务（如 $fopen、$fclose、$fdisplay、$fwrite）用于仿真期间的文件读写。
在实际硬件中没有文件系统，因此无法实现文件操作。

示例：

integer file;
file = $fopen("output.txt", "w");  // 文件操作，不可综合
$fclose(file);  // 文件操作，不可综合

可综合：

文件操作任务无法在硬件中实现，需要通过仿真环境或测试台（testbench）进行替代。

// 不可综合，只能在testbench中使用
initial begin
    integer file;
    file = $fopen("output.txt", "w");
    $fwrite(file, "Simulation started\n");
    $fclose(file);
end

6. 延迟控制的循环

原因：

在仿真中使用延迟控制语句结合循环可以模拟复杂的时间行为，但这些在硬件中没有对应的实现。
硬件电路是并行操作的，不是通过循环和延迟来控制的。

示例：

repeat (10) begin
    #5 clk = ~clk;  // 仿真中的时间延迟和循环，不可综合
end

可综合：

将延迟控制的循环转换为基于时钟的计数器控制。

module delay_counter (
    input wire clk,
    input wire rst,
    output reg out
);
    reg [3:0] count;
    always @(posedge clk or posedge rst) begin
        if (rst) begin
            count <= 0;
            out <= 0;
        end else if (count == 9) begin
            count <= 0;
            out <= ~out;
        end else begin
            count <= count + 1;
        end
    end
endmodule

7. 显示任务

原因：

显示任务（如 $display、$write、$strobe）用于输出仿真信息，帮助调试和验证。
实际硬件中没有显示机制，这些信息输出无法实现。

示例：

$display("Value of a: %d", a);  // 调试和验证，不可综合

可综合：

显示任务无法在硬件中实现，但可以使用仿真环境中的监控工具进行替代。

// 使用testbench进行监控
initial begin
    $monitor("Value of a: %d", a);
end

8. 非合成的初值赋值

原因：

一些初值赋值在实际硬件中无法实现，尤其是在综合工具不支持初始化寄存器的情况下。
在实际硬件中，寄存器和存储器的初始状态通常由复位电路设置，而不是通过初值赋值实现。

示例：

reg [3:0] a = 4'b1010;  // 非合成的初值赋值，不可综合

可综合：

通过复位信号初始化寄存器。

module my_design (
    input wire clk,
    input wire rst,
    output reg [3:0] a
);
    always @(posedge clk or posedge rst) begin
        if (rst)
            a <= 4'b1010;
        else
            a <= a + 1;  // 示例操作
    end
endmodule

9. 非标准的 Verilog 语法或扩展

原因：

有些 Verilog 语法或工具特有的扩展可能不被所有综合工具支持，导致无法综合。
这些扩展通常是为了特定仿真工具的功能而设计的，而不是为了实际硬件实现。

示例：

`define MY_MACRO 1  // 特定工具的扩展，可能不可综合

可综合：

使用标准 Verilog 语法。

parameter MY_MACRO = 1;

10. 行为级描述

原因：

高级行为描述（如复杂的计算或内存操作）在综合时可能需要重写为结构级描述，以映射到实际硬件。
综合工具需要明确的硬件描述来生成相应的电路，而高级行为描述可能过于抽象，无法直接映射。

示例：

for (i = 0; i < 16; i = i + 1) begin
    memory[i] = i;  // 高级行为描述，可能不可综合
end

可综合：

使用硬件描述语言的合适结构实现相同的功能。

module memory_init (
    input wire clk,
    input wire rst,
    output reg [3:0] memory [0:15]
);
    integer i;
    always @(posedge clk or posedge rst) begin
        if (rst) begin
            for (i = 0; i < 16; i = i + 1) begin
                memory[i] <= i;
            end
        end
    end
endmodule