用Verilog语言对FPGA编程时候的一些错误解决方案

乾隆八年编程科举进士

已于 2022-05-30 10:38:18 修改

阅读量3.4k

点赞数 2

文章标签： fpga开发

于 2022-03-19 23:44:36 首次发布

本文链接：https://blog.youkuaiyun.com/m0_53590045/article/details/123605307

版权

在使用Verilog进行FPGA开发时遇到了错误12153，该错误通常发生在顶级模块例化时。解决方法是删除顶层模块中输出端口的`reg`类型定义。此外，介绍了如何在Quartus 17.0中调用IP核如PLL，以及理解模块例化的概念，将模块比作电路板上的元件，通过指定的连接方式实现功能整合。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

1.用Verilog做顶层模块例化的时候报了一个错误，经过查询有各种各样的错误和解决方法

以下是我的模块（16进制转化为3位BCD码）的代码，采用常用的大四加三算法

module adder(
input clk_ADDER,
input [15:0] value_ADDER,
output reg[11:0] bcd_out_ADDER
);
reg[3:0] i; 
reg[6:0] value_temp; 
reg[11:0] bcd;  

always @(posedge clk_ADDER)  
	begin 
	value_temp[6:0] <= value_ADDER[10:4];
		bcd <= 12'b0; 
		for(i = 0;i < 6;i = i+1) 
			begin 
				bcd <= {bcd[10:0],value_temp[6]}; 
				if(bcd[3:0] > 4'd4) 
					bcd[3:0] <= bcd[3:0] + 4'd3;
				if(bcd[7:4] > 4'd4) 
					bcd[7:4] <= bcd[7:4] + 4'd3; 
				if(bcd[11:8] > 4'd4) 
					bcd[11:8] <= bcd[11:8] + 4'd3; 
				value_temp <= value_temp << 1; 
				bcd_out_ADDER[11:0] <= {bcd[10:0],value_temp[6]};
			end
	end	
endmodule

接着我在顶层中调用此模块

module modulebcd( 
input clk,
input [15:0] value, 
output r

最低0.47元/天解锁文章