乾隆八年编程科举进士-优快云博客

原创 FPGA课设实验一：简单的组合逻辑电路

本次实验设计一个最简单的的计算电路，传入A和B的值，返回A+B、A-B和A,B的比较结果。

2022-05-30 10:25:34 991

原创使用Verilog对FPGA系统时钟分频

使用verilog语言对FPGA的系统时钟进行偶数分频并使用modelsim仿真验证

2022-04-02 15:05:23 2005

原创用Verilog语言对FPGA编程时候的一些错误解决方案

1.用Verilog做顶层模块例化的时候报了一个错误，经过查询有各种各样的错误和解决方法以下是我的模块（16进制转化为3位BCD码）的代码，采用常用的大四加三算法module adder(input clk_ADDER,input [15:0] value_ADDER,output reg[11:0] bcd_out_ADDER);reg[3:0] i; reg[6:0] value_temp; reg[11:0] bcd; always @(posedge c...

2022-03-19 23:44:36 3403

空空如也

TA创建的收藏夹 TA关注的收藏夹

TA关注的人

m0_53590045的博客

原创 FPGA课设实验三：数码管显示电路验证

原创 FPGA课设实验二：计数器设计与仿真

原创 FPGA课设实验一：简单的组合逻辑电路

原创使用Verilog对FPGA系统时钟分频

原创 Verilog语言实现两个按键的简单加减计数器

原创用Verilog语言对FPGA编程时候的一些错误解决方案

空空如也

空空如也

原创 FPGA课设实验三：数码管显示电路验证

原创 FPGA课设实验二：计数器设计与仿真

原创 FPGA课设实验一：简单的组合逻辑电路

原创 使用Verilog对FPGA系统时钟分频

原创 Verilog语言实现两个按键的简单加减计数器

原创 用Verilog语言对FPGA编程时候的一些错误解决方案

空空如也

空空如也

原创使用Verilog对FPGA系统时钟分频

原创用Verilog语言对FPGA编程时候的一些错误解决方案