小梅哥Xilinx FPGA学习笔记11——亚稳态

目录

一 前言

1.1 亚稳态介绍

1.2 亚稳态发生原因

1.3 亚稳态发生场合

二、亚稳态的危害

三、如何消除亚稳态

四、其他补充

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一 前言

1.1 亚稳态介绍

       亚稳态就是D触发器输入信号在其数据窗口期内发生变化，导致D触发器的输出进入一段时间的不稳定状态，有可能发生振荡，并最终随机稳定在高电平或者低电平。

1.2 亚稳态发生原因

       如图所示，当 Clk 时钟信号上升沿踩到 D信号的变化间隙时，此时输出的 Q信号就会出现亚稳态，其输出信号就会出现震荡、毛刺或者固定在某一电压值，而不是等于 D 端输入的值，经过震荡之后，Q 端会输出 0 或者 1。在信号输入到寄存器的时候，建立时间Tsu和保持时间Th不满足条件的时候就会出现亚稳态。