hi请叫我学霸的博客

tb文件比较方便的撰写方法，包括各种例化库的生成本文介绍的方法是借助于quartus生成的包含altera库的方法，xilinx待学习步骤如下：编写tb文件在quartus中配置eda工具选项下的仿真参数在工程中，eda下的参数设置中添加tb文件使用tool-下rtl级仿真，完成初次调用在quartus的仿真工程目录下找到类似于ex_spi_run_msim_rtl_verilog...

D触发器是上升沿前面的低电平将信号加载到D端，上升沿时Q端输出D端的信号task可以对testbench中所有的reg变量赋值mealy状态机：输出和输入及当前状态有关；moore状态机和输入无关，只和当前状态有关独热码用的寄存器数量多，但用的组合逻辑数量少FPGA避免锁存器出现，因为锁存器的延迟时不固定的，后仿会有比较大的问题do文件仿真建立库映射库到物理目录编译源代码启动...

After XST synthesis is completed, I am able to view both RTL and technology schematic.I frequently observe discrepancies between these two schematics.What is the difference between them? 

下面介绍几种常用的约束语句，以备查阅。 NET "clk0" TNM_NET = "sys_clk_grp"; #在时钟网线clk上附加一个TNM_NET约束，把clk0驱动的所有同步元件定义为一个名为sys_clk的分组#使用TIMESPEC约束sys_clk_grp的周期TIMESPEC "TS_ sys_clk_grp " = PERIOD " sys_clk_g

Dram和bram区别：    1、bram 的输出需要时钟，dram在给出地址后既可输出数据。    2、bram有较大的存储空间，是fpga定制的ram资源；而dram是逻辑单元拼出来的，浪费LUT资源    3、dram使用更灵活方便些补充：在Xilinx Asynchronous FIFO CORE的使用时，有两种RAM可供选择，Block memo

The DCM is a Digital Clock Manager - at its heart it is a Delay Locked Loop. This has the ability to deskew a clock, generate different phases of the clock, dynamically change the phase of a clock,

原因，缺少编译库（我之前在13.1中生成过1次，后来重装了软件，把编译库给丢掉了，所以要重新生成）1从Windows的Start Menu开始，Xilinx ISE Design Suite 14.7 —〉EDK —〉Tools —〉Compile Simulation Libraries按照提示编译好library，编译的library输出目录是： D:\Xilinx\14.7\IS