Basys3 FPGA 3-8译码器开发及应用

实验3  3-8译码器开发及应用

实验目的：

1 学习 Verilog HDL 基本语法

2 巩固 Vivado 2014.2 环境下的 Verilog HDL 编程设计的基础。

实验设备： 

XILINX BASYS3

实验步骤：

1 打开vivado。

2 点create new project 进入新建工程向导

3 输入project名称，并选择存储地址，注意路径中不要有空格。

4 选择创建的文件类型为 RTL Project,设置编程语言和仿真语言为verilog 。不添加IP。不添加约束文件。

5 添加资源，目标语言和模拟语言选择verilog，然后点击next（3次）。

6 可以在filter中选择如下图选项来缩小查找范围，也可以直接在search里搜索“xc7a35tcpg236-1“，最后选择“xc7a35tcpg236-1”，点击next。

7 到达New Project Summary页面，点击finish。

8点击add sources

9 选择Add or Create Design Sources，next

10 Create File

11 输入文件名，OK。