xilinx FPGA工程移植遇到的若干问题

最新推荐文章于 2023-01-31 22:00:06 发布
原创 最新推荐文章于 2023-01-31 22:00:06 发布 · 4.5k 阅读 · 21 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#fpga #xilinx

在将Xilinx K7系列FPGA工程移植到S6系列时，会遇到IP核兼容性、PLL配置、编译速度和资源优化等问题。针对这些问题，解决方案包括：对存储类IP使用regenerate core，PLL类IP需要删除并重新添加；S6的PLL不能直接输出到IO，需要优化布线；利用smartguide进行增量编译加速，但注意全编译的时序优化；删减不必要的模块以适应目标平台；以及简化时钟设计，减少资源占用和提高时序收敛。

问题说明：将xilinx的一个系列的FPGA建立的工程迁移到另一个系列时，将会遇到由于器件不同导致的一些错误，问题讲解以K7（KC705）工程迁移到S6（SP605）为例。直接将工程设置改为SP605对应的器件，可直接选为SP605，ISE会自动填好family和device。

问题1：IP核不能使用。对于存储类的IP，对K7和S6来说，其底层宏单元都是一样的，应该是可以互通的，但直接移植过来还是会出现

最低0.47元/天 解锁文章
FPGA设计之跨时钟域（CDC）设计篇（2）----如何科学地设计复位信号？
孤独的单刀
07-10 1万+
如何科学地设计复位信号？
太速科技-基于Xilinx Virtex-6 XC6VLX240T 和TI DSP TMS320C6678的信号处理板
最新发布
Orihard_的博客
07-12 879
板卡由我公司自主研发，基于VPX架构，主体芯片为两片 TI DSP TMS320C6678,两片Virtex-6 XC6VLX240T-ff1156 FPGA，1个RapidIO Switch。可用于软件无线电系统，基带信号处理，无线仿真平台，高速图像采集、处理等。7) DSP与FPGA的RapidIO口 EDMA，同步中断传输，满足理论速度10Gbps。2) 支持千兆网络传输，移植LWIP协议栈，支持ping，TCP、UDP、IP传输协议。8) 支持FPGA程序采用 Flash、DSP引导加载。
ALTRA FPGA程序移植到XILINX CPLD
明天乌儿会歌唱
01-16 936
FPGA CPLD
Xilinx Vivado的使用详细介绍（3）：使用IP核
热门推荐
jzj1993的专栏
05-06 2万+
IP核（IP Core） Vivado中有很多IP核可以直接使用，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。IP核类似编程中的函数库（例如C语言中的printf()函数），可以直接调用，非常方便，大大加快了开发速度。 使用Verilog调用IP核 这里简单举一个乘法器的IP核使用实例，使用Verilog调用。首先新建工程，新建demo.v
FPGA记录系列（一）：bug记录，关于生成bitstream和上板时出现的问题
weixin_45813401的博客
01-17 2968
对FPGA上板过程中遇到的基础bug进行记录
vivado CLOCK_DEDICATED_ROUTE约束的使用
cigarliang1的博客
09-09 1万+
参考文档：ug472 set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_nets sys_clk] 大致的意思是： 输入的时钟驱动CMT时，如果在同一时钟区域没有MMCM/PLL，则需要设置CLOCK_DEDICATED_ROUTE约束。比如单个时钟驱动多个CMT的情况。 ...
FPGA知识汇集-ASIC向FPGA的移植
mochenbaobei的博客
01-13 1213
将ASIC设计移植到FPGA芯片中，对于大部分设计团队来讲都是巨大的挑战。主要体现在：ASIC的设计一般都非常大，往往需要做多FPGA芯片划分；需要支持足够的处理性能；需要保证其功能的正确性；需要保证移植前后的功能具有等价性。
【硬件开发者福音】：Xilinx FPGA的SPI FLASH配置流程全解析
本文针对Xilinx FPGA与SPI FLASH的集成与配置进行了全面探讨。首先介绍了FPGA与SPI FLASH的基本概念及其理论基础，包括SPI协议的工作原理、SPI FLASH的结构和特性，以及二者之间的交互原理。随后，本文深入解析了在...
【黑金AX7Z100 FPGA开发板移植LWIP库（十一）】：PS端动态内存管理的7大创新方法
[黑金AX7Z100 FPGA开发板移植LWIP库（一）PS端](https://opengraph.githubassets.com/0691dae48fccefd16b3e80964d0b165e66883f6a0be78edd9e9a7af9ecda2061/dongweixin/zynq-RTL8211_LWIP) # 1. FPGA开发板与LWIP库...
如何用FPGA做人工智能模型迁移（推理）
qq_17743307的博客
03-27 945
FPGA 人工智能推理 推理 一直想用FPGA做机器学习，所以要迁移算法。 如何用FPGA做硬件加速，FPGA除了可以做训练外，还可以用来推理。 因为FPGA可以在功耗和灵活性之间达到一个平衡。 迁移算法呢，也就是如何推理呢？ 这不就是把模型参数导出吗？ ...
ISE工程导入Vivado
风中少年的博客
06-13 8617
在介绍工程模式下的设计方式时，提到了Vivado一个选项ImportedProject能够导入本由synplify、xst或者ISE设计套件所创建的RTL工程数据。参见：https://blog.youkuaiyun.com/qq_26652069/article/details/91562652 下面尝试将ISE中的一个实现UART回显的工程导入到Vivado中。 下图是原本ISE中的工程。 I...
Xilinx SDK2016.2创建工程
Moon~
09-23 2482
Xilinx SDK2016.2创建工程Xilinx SDK2016.2创建工程准备工作创建SDK工程导入源代码 Xilinx SDK2016.2创建工程 准备工作 在Vivado 2016.2中导出硬件描述文件，一般名称为：xxxx.hdf 创建SDK工程 打开SDK软件，设定好相应的工程存放目录。 File --> New --> Application Project 在Application Project窗口内依次做如下步骤： 填写Project name，根据自己项目名
xilinx Vivado的使用详细介绍（2）：创建工程、添加文件、综合、实现、管脚约束、产生比特流文件、烧写程序、硬件验证...
weixin_30477797的博客
10-14 3699
xilinx Vivado的使用详细介绍（2）：创建工程、添加文件、综合、实现、管脚约束、产生比特流文件、烧写程序、硬件验证 Author:zhangxianhe 新建工程 打开Vivado软件，直接在欢迎界面点击Create New Project，或在开始菜单中选择File - New Project即可新建工程。 点击Next； 输入工程...
在ISE中使用FFTv5.0 IP核时出现的错误
彬彬有礼的专栏
06-15 1万+
今天想产生一个16384点的FFT核，使用的是ISE10.1，然而总是出错，错误如下：Generating IP...WARNING:sim:216 - The chosen IP does not support a VHDL behavioral model, generating a VHDL structural model instead.WARNING:sim:217 - The
FPGA代码设计规范一些探讨
wandou0511的博客
11-05 3951
可事实上却不是这样的，当项目复杂度越来越高，代码都需要经过多轮的审核等才能被应用在项目工程里，如果大家写得代码都非常复杂繁琐，那么后期带来重用的工作量是非常巨大的，也非常不容易理解当事人的想法，所以请大家编程的时候，尽量去使用常见的基本语法，也有利于工具的资源优化，对于复杂功能的模块理清楚逻辑，可以先用前面学习到的TimeGen绘制各个信号的波形图，分析明白后再动手编程，从而减少了语句之间的耦合带来程序设计上的二义性。请多去对需求分析，多去画设计图纸，前期增加方案时间，后期减少返工时间。
Xilinx Kintex7系列FPGA纯verilog图像缩放，工程项目解决方案，提供3套工程源码和技术支持
qq_41667729的博客
01-31 1万+
Xilinx Kintex7系列FPGA纯verilog图像缩放，工程项目解决方案，提供3套工程源码和技术支持
FPGA软件合集(quartus+vivado+ISE+Modersim)
qq_42869295的博客
04-18 2997
FPGA 常用软件
RISC-V学习笔记【配套SoC简介】
qq_40500005的博客
06-12 2588
蜂鸟E203的配套SoC设计 该SoC可以在蜂鸟e200的开源库中的/rtl/e203/soc目录下找到，目录下的文件是整个蜂鸟e203的顶层文件，外设相关verilog代码在perips目录下，时钟、总线和其他内容在subsys目录下 基于Freedom E310 SoC进行二次开发 系统的SoC设计如下图所示 本文仅简单介绍E203的外设资源和大致的配置方法，详细的寄存器功能请翻阅官方文档或书籍 存储资源 ITCM指令紧耦合存储器：RISC-V处理器内核私有指令存储器 有以下特性 大小、地址区间
vivado使用tcl迁移工程
qq_30359031的博客
12-25 7101
之前只知道可以把工程使用tcl简化，不知道原来可以这么方便，比如从vivado2019.1的工程挪到2017.4里面 先说生成bd.tcl 第一步，在19的工程中，点击blockdesgin.然后在tcl窗口里输入 write_bd_tcl name.tcl。这样就生成了需要的tcl文件。打开刚刚那个tcl文件，把里面的vivado版本和ip核版本改一下，改成需要的版本。 第二步，在2017...
基于FPGA的Verilog实现MD5加密工程源码
综上所述，该FPGA Verilog实现MD5加密工程不仅是对经典密码算法的硬件移植实践，更是一套完整的嵌入式安全解决方案原型，适用于网络安全设备、工业控制系统、区块链节点认证等多种高安全性、高性能要求的应用场景。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值