山音水月

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文章目录论坛帖子core_generation_info属性的用途论坛帖子core_generation_info属性的用途does the “core_generation_info” attribute affect the implementation of the core

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文章目录需要了解测试代码仿真一仿真二今天调试时遇到DA输出信号杂散较大的问题。该DA自身具备调相功能（固定调相值为90°、180°、270°、360°），在调试过程中发现，通过改变DA的采样相位值，能一定程度的改善输出信号的质量，但并没有改善太多。考虑到目前硬件很难再有所改动，决定通过改动FPGA来小修小补。初步的解决思路有两个：调节selectIO的数据延迟调节输出数据所在时钟域的时钟...

文章目录关于同一条TCP链接数据包到达顺序的问题TCP如何保证消息顺序以及可靠性到达

在ISE的示例工程中，wave_gen工程提供了包含时序约束的UCF，如下NET “clk_pin” TNM_NET = clk_pin;TIMESPEC TS_clk_pin = PERIOD “clk_pin” 37.037 ns HIGH 50%;OFFSET = IN 15 ns VALID 20 ns BEFORE “clk_pin” RISING;OFFSET = OUT 1...

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文章目录set_multicycle_path命令setup/hold relationship释义关键源时钟和目的时钟是同一时钟源时钟和目的时钟存在相移慢时钟域到快时钟域快时钟域到慢时钟域使用总结博文链接set_multicycle_path命令setup/hold relationship释义关键set_multicycle_path命令中，建立时间的默认值为1，保持时间的默认...

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今天在调试过程中发现FPGA代码运行与预期不一致，原以为会是时序问题，后来留心看了一下综合后的warning，看到了多重驱动的警告，Critical Warning : [Synth 8-3352] multi-driven net <signal_name> with 1st driver pin’<pin_nam