山音水月-优快云博客

原创论文摘记_《基于脉内步进LFM波形的抗间歇采样转发干扰方法》

2022-03-29 09:50:25 397 1

原创 Xilinx 官方论坛帖子、AR、Knowledge记录

文章目录论坛帖子core_generation_info属性的用途论坛帖子core_generation_info属性的用途does the “core_generation_info” attribute affect the implementation of the core

2022-01-23 22:35:19 2759 1

转载 PCIe扫盲系列博文连载目录

转载自 http://blog.chinaaet.com/justlxyPCIe扫盲系列博文连载目录篇（第一阶段）1、前言篇：PCIe扫盲——PCIe简介：http://blog.chinaaet.com/justlxy/p/51000530662、PCIe扫盲——PCI总线基本概念：http://blog.chinaaet.com/justlxy/p/51000530773、PCIe扫盲...

2021-11-28 15:28:27 10433 2

文章目录使用XDCtools配置SYS/BIOSSYS/BIOS提供的软件包和模块各种创建对象方法的对比内存管理SYS/ BIOS的启动顺序线程各种线程的特点线程的优先级线程的占用使用XDCtools配置SYS/BIOSSYS/BIOS提供的软件包和模块各种创建对象方法的对比内存管理SYS/ BIOS的启动顺序SYS/BIO 的启动顺序逻辑上分为两个阶段—在调用"main()"函数之前发生的操作和调用"main()"函数之后才执行的操作。可以在这两个阶段的几个控制点插入用户自定义的“启动

2021-10-10 15:52:23 823

原创 LabView记录

2021-10-10 15:41:09 2424

原创拉普拉斯变换和Z变换

文章目录拉普拉斯变换摘自《The Scientist and Engineer’s Guide to Digital Signal Processing》信号处理中常采用卷积和傅里叶分析两种方法来分析线性系统，从它的脉冲响应或频率响应两个方面去理解线性系统。但是考虑到脉冲响应和频率响应几乎可以是任何形状或形式，这两种方法对于分析线性系统而言有点过于通用了。在工程应用中，许多线性系统的解是与微分方程的解相一致的，这意味着它们的脉冲响应只能由指数和正弦组成。拉普拉斯变换为了便于理解，可以将拉普拉斯

2021-10-10 15:33:29 3181

原创信号频域处理-＞恢复到时域

文章目录时域采样 vs 频域采样频域采样仿真频域上进行信号抽取、信号插值时域信号抽取后的频谱分析频域实现抽取频域实现插值时域采样 vs 频域采样摘自信号处理里面频域采样是怎么一回事呢？频域采样仿真仿真代码及仿真结果如下，clc;clear all;close all;GHZ = 1e9;MHZ = 1e6;KHZ = 1e3;HZ = 1;FS = 100*MHZ;TS = 1/FS;N = 1024;t = (0:N-1)*TS;AMP = 100;f

2021-08-17 22:10:53 8381

Xilinx 客户全定制工程创建办法.pdf

在Xilinx SDK的工程中，每一个软件工程，会包含一个应用程序工程，和一个BSP工程移除BSP。有时会有移除BSP，手动管理全部源文件的需求，该文档中给出了对工程进行定制的方法。

2020-01-12

Zynq学习之使用AXI_DMA (Direct Register Mode).rar

Zynq中使用AXI_DMA。DMA向FIFO1中写入数据，PL从FIFO1中读出数据；PL向FIFO2中写入数据，当写入完成后，触发GPIO中断，控制DMA开启接收，从FIFO2中读出数据。写入数据、读出数据的开启均由VIO控制。开发环境：Vivado 2018.3 开发板：黑金AX7010。

2020-03-14

Zynq学习之使用AXI_DMA (使用Scatter_Gather Mode）.rar

Zynq中使用AXI_DMA，使用SG模式。DMA向FIFO1中写入数据，PL从FIFO1中读出数据；PL向FIFO2中写入数据，当写入完成后。开发环境：Vivado 2018.3 开发板：黑金AX7010。

2020-03-15

Zynq学习之PS在线更新PL.rar

在Zynq的PS程序（standlone环境裸机程序）和PL程序正常加载后，通过PS读取SD卡中的PL配置文件，在线更新PL

2020-01-05

Zynq学习之使用FreeRTOS_PLUS_TCP.rar

在Zynq平台上，运行FreeRTOS自带的TCP/IP协议栈。开发环境：Vivado 2018.3 开发板：黑金AX7010

2020-01-12

NOR_FLASH芯片手册及参考C代码

包含Micron公司P30 flash的手册、CYPRESS公司S29GL01GT/S29GL512T flash的手册以及Micron公司的flash驱动库代码

2019-03-24

SRIO数据包解析.rar

在仿真RapidIO核的过程中，使用VB.NET编写的简单工具（含exe及对应源码），能够对Xilinx SRIO的传输层数据包（仅HELLO格式）、物理层数据包进行解析，便于理解数据包。开发环境：VS2005

2020-05-05

VHDL函数模拟C的标准库

使用VHDL函数模拟C的标准库

2021-07-31

sysgen_ddsx16.rar

学习system generator练手时搭建的多路并行DDS模型，开发环境ISE14.7 & MATLAB2013A，内含dds_x16_pre.m、dds_16_post.m、dds_x16.slx三个文件。dds_x16_pre用于设置sysgen模型的参数，dds_16_post用于模型输出的分析

2019-09-25

dma_examples.zip

Xilinx论坛提供的DMA范例，内含dma_ex_fft_v1_0、dma_ex_interrupt_v1_0、dma_ex_sg_v1_0、dma_ex_polled_v1_0、dma_sim_v1_0五个例子

2020-03-15

Xilinx_CAM.rar

CAM存储器的实现VHDL代码，根据官方xapp1151范例修改，可用于7系列的FPGA。开发环境：Vivado2018.3；仿真环境Modelsim10.6

2020-03-21

bandpass_filter_x16.rar

利用Matlab设计一个带通滤波器后，使用system generator搭建了相应的模型。输入信号为并行的16路输入，输出的信号为并行的16路输出。开发环境：vivado2018.3

2020-04-06

空空如也

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