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在下面的一段verilog代码里，实现的是74ls164的计数功能，在quartusII编译的时候出现了下面的警告：warning:truncated value with size 32 to match size of target 找了一下提示说在  else if (ENT == 1 && ENP == 1) Q 因为没有指定位宽，所以系统提示默认为32位所以你将out modul

在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路.    下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助。1.Found clock-sensitiv

首先说说结构化过程语句，在verilog中有两种结构化的过程语句：initial语句和always语句，他们是行为级建模的两种基本语句。其他所有的行为语句只能出现在这两种语句里 与C语言不通，verilog在本质上是并发而非顺序的。verilog中的各个执行流程（进程）并发执行，而不是顺序执行的。每个initial语句和always语句代表一个独立的执行过程，每个执行过程从仿真时间0开始执

感谢网络上的高手，以及官网的资料！最近又操起了verilog，以前安装过quartus-II和modelsim，装起来很大，现在就是想想能否有一个免费的小巧的综合工具以及波形查看工具，一搜，还真有！iverilog+GTKWave是一个不错的选择，之前在Linux下安装过，现在为了完成作业，看看有没有windows版本的，一查，真有，而且是一个exe文件包含了两个软件（Muzaffer K

windows XP下 iverilog+GTKWave使用（二）当中只有一些显示信息在终端里面，这里讲讲如何生成lxt2文件以便可以被GTKWave调用。在counter_tb.v文件里添加以下语句：initial begin $dumpfile("test.vcd"); $dumpvars(0,test); end最终文件如下：`timesca

由于这里上传不了pictures，请到http://blog.chinaunix.net/space.php?uid=25148957&do=blog&id=3179671继续。

上回讲了iverilog的helloworld版的程序，接下来就讲讲以个计数器的仿真以编译，首先编写一个counter.v的文件，如下：module counter(out, clk, reset); parameter WIDTH = 8; output [WIDTH-1 : 0] out; input clk, r