ksusb的博客

在Modelsim最下面输入DO命令，格式为：do xxxx.do，例如：do tb_fifo_1_1.do，回车后就可以看到波形了。##仿真work库下面的test_tb实例，同时调用220model_ver库，不再进行任何优化，仿真分辨率1ns。#取消warning，例如‘x’，‘u’，‘z’信号的警告，对提高编译速度很有帮助。#仿真work库下面的tb_mdy_fifo_1_1实例。#编译指定的vhdl文件，同时检查可综合性。以下内容是根据明德扬教程按照个人习惯整理。#编译指定的verilog文件。

而使用Modelsim仿真之后查看波形，可以更深入的了解代码中出现的问题，同时只需要仿真出波形，不需要综合出实际的电路，所以编译速度极快。因为笔者学习TCL语言的目的仅仅是为了仿真Modelsim，从学学起，或者完全掌握TCL语言消耗时间过长，而且笔者的学习习惯更倾向于先使用，然后在使用的过程中查缺补漏，以实用为最终目的，所以学习模式为了解基本语法概念，然后根据网上现有的TCL语言仿真Modelsim脚本一边学习FPGA，一边根据自己的需求修改TCL脚本来仿真FPGA。3，TCL语言基本语法。