面向先进节点的高效ADC架构

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#SAR ADC #流水线ADC #环形放大器 #电荷注入 #DAC

第16章面向先进节点的流水线型和SAR型ADC

迈克尔·P·弗林、秋仁柱和林勇

16.1 引言

在过去二十年中，ADC的能量效率已提高了几个数量级。尽管工艺微缩会降低晶体管的模拟特性，但通过利用工艺微缩，近年来报道的ADC的能量效率正接近基本极限[1]。这些改进得益于创新的电路设计思想以及ADC架构的发展。特别是，SAR模数转换器架构从工艺微缩中获益巨大。逐次逼近型模数转换器是效率最高的独立式转换器之一，并且构成了更复杂架构（包括流水线和高度交织型ADC）的优良构建模块。本章内容基于首次出现在[2–4]中的材料。

第2节介绍了一种独立SAR型ADC，该ADC实现了卓越的效率，并且缩小了SAR模数转换器所需的面积。该架构采用基于电荷注入单元的DAC，避免了传统SAR型ADC中与残余建立相关的问题。此外，通过复用电荷注入单元，实现了非常小的芯片面积。这种小尺寸和高效率使得电荷注入单元SAR模数转换器成为混合式和交织式ADC的理想构建模块。

本章其余部分我们将重点讨论流水线ADC。这类ADC结合了中等分辨率的子ADC和高性能放大器，以构建高分辨率流水线。在第3节中，我们提出一个简单的论点：在两级流水线中，第一级应具有更高的分辨率。然而，使用基于闪存结构的子ADC难以实现这种高分辨率的第一级。SAR辅助型流水线ADC能够实现高分辨率的第一级，从而使得两级流水线极为高效。

本章其余部分我们将重点关注流水线中的放大器部分。在第4节中，我们论证了环形放大器可以在SAR辅助型流水线ADC的开关电容残差放大器中取代主力级联望远镜式OTA。在第5节中，我们介绍了一种采用环形放大器以实现卓越能效的SAR辅助型流水线ADC。

16.2 基于电荷注入单元的DAC SAR模数转换器

SAR模数转换器不仅自身具有很高的效率，而且也是流水线型ADC和交织式SAR ADC阵列的关键构建模块。SAR模数转换器的交织可实现非常高的采样速度和良好的能效。然而，多个SAR模数转换器的交织由于所需面积较大而面临重大挑战。一个特殊的问题是，芯片尺寸[5]会加剧交织产生的伪影。紧凑且高效的SAR ADC有助于实现高度交织的ADC，同时也可作为流水线和†ADC的高效构建模块。一种提升SAR ADC性能的方法是每周期多位SAR ADC，但这种方法的缺点是带来显著的额外复杂性，因为需要额外量化器和电容DAC [6, 7]。此外，每周期多位SAR ADC需要增大的芯片面积。

基于电荷注入单元的DAC SAR ADC（ciSAR ADC）[3]是一种非常紧凑的SAR ADC架构，并实现了卓越的能效。

中断式建立使ciSAR ADC在高速操作下更快、更简单且线性度更高。这是因为ciSAR架构避免了传统快速SAR ADC由于DAC建立不足而产生的失真。示意图0 说明了残余建立如何影响传统SAR ADC的线性度。前一步骤的残余建立延续到当前SAR步骤中，导致转换过程中的失真。如示例所示，残余背景建立使翻转点向下偏移。SAR算法中的冗余可以缓解这一问题，但冗余需要额外SAR步骤和更复杂的SAR逻辑。另一方面，在ciSAR中，得益于中断式建立，任何给定SAR步骤的建立在该步骤结束时完全停止。回到示意图1 中的示例，我们可以看到，采用中断式建立后，翻转点不再发生失真。

模块化电荷注入单元（CIC单元），如示意图2 所示，是中断式建立的关键。最初，输入信号被采样到两个差分积分电容 Cint+ 和 Cint- 上。在SAR操作期间，这些电容器的DAC+ 和 DAC- 节点连接到CIC单元和一个比较器。在二进制搜索过程中，CIC单元从Cint+ 和 Cint- 电容器中减去固定量电荷。SAR模数转换器的二进制搜索基于置位‐下调方法[8]，因为CIC单元只能减去电荷。一个独特优势是，CIC单元可以在不同的SAR步骤中复用。由于这种复用，CIC单元的数量可以远少于SAR模数转换器的级数。例如，在[3]一个6位ADC原型中仅需八个相同的CIC单元。

示意图3 中断式建立（right）可避免由于带宽有限[3]引起的失真

示意图4 用于6位ADC的八个CIC单元的ciSAR架构[3]

电荷注入DAC与传统的电容型DAC有本质不同，因为它基于单向电荷传输而非双向电荷共享。当被启用时，CIC单元会向积分电容注入固定量的电荷。单向开关将CIC单元中的电荷源与具有高输出阻抗的DAC输出隔离，以实现单向电荷传输。CIC仅在被启用时才将其电荷存储器中的电荷转移至Cint+和Cint-。此外，高输出阻抗使得所转移的电荷不受Cint+和Cint-电容器上电压的影响。当CIC单元被禁用时，所有电荷传输停止，建立过程被中断。这种中断式建立消除了后续周期中的残余建立，从而提高了线性度，尤其是在高速操作中，如示意图5 所示。

示意图6 展示了CIC单元的一种实现。该CIC单元由电荷存储器、开关和控制逻辑组成。工作在三极管区的M3的电容及其漏极节点处的寄生电容共同构成电荷存储器。初始时，M4将电荷存储器中的电压复位至地。在工作期间，开关M1和M2将存储器连接到DAC+或DAC-。这些开关在饱和区工作，以实现单向传输。三个逻辑门（G1–3）根据SAR控制逻辑和比较器的信号来控制这些晶体管。示意图7 还显示了一个时序图。

电荷转移单元、时序图和转移电流波形[3]

电荷转移的波形（）也有利于实现中断式建立。在电荷转移周期开始时，其中一个电荷转移开关（即M1或M2）处于强导通状态。然而，在转移过程中，储能节点上的电压上升，导致导通的NMOS开关（M1或M2）的栅源电压降低，从而使电流下降。电流持续下降，直到降至由M3提供的小偏置电流水平。这种下降的电流波形显著降低了对时序控制信号抖动的敏感性，因为在电荷转移停止时，电流始终很小。由于CIC单元仅在短时间处于活动状态，我们利用剩余时间准备下一次电荷转移。

一个ciSAR原型仅需要八个CIC[3]。在ciSAR ADC中，CIC单元在一次SAR转换中被多次复用，以节省面积并提高线性度。在MSB周期期间，这八个CIC单元在两个连续相位中各使用一次，以提供16单位电荷。CIC单元的复用不仅使DAC面积减少一半，而且使控制信号的驱动功率也降低一半。CIC单元的复用还提高了ADC的线性度，因为使用的是相同的单元。在原型[3]中，CIC单元的复用仅使整体ADC采样率降低了15%。

16.3 结合SAR与流水线

16.3.1 两级流水线的优势

较大的第一级分辨率对流水线ADC的性能非常有利[2, 9, 10]。较大的第一级分辨率可降低功耗，同时还能抑制后续级的噪声和非线性对整个ADC性能的影响[9, 10]。前端级主导了ADC的功耗，因为它们必须具有最高的精度，并且需要消耗更多的运放功率以实现足够精确的建立。后续级所需精度呈指数下降，因此其功耗相对较低。

另一方面，由于基于闪存的子ADC需要大量高精度比较器，导致功耗和面积增加，因此难以实现较高的第一级分辨率。另一个挑战是，高第一级分辨率需要有源前端，以减少与MDAC和子ADC采样时刻不可避免的差异（即时钟偏斜，如所示）相关的孔径误差和采样误差。SAR辅助流水线技术有助于实现较高的子ADC分辨率，并消除MDAC与子ADC之间的采样失配。

现在我们考虑一个简单的3位MDAC级（），以考察高第一级分辨率[2]带来的部分优势。我们使用一个

3位开关电容MDAC示例[2]

第16章面向先进节点的流水线型和SAR型ADC

迈克尔·P·弗林、秋仁柱和林勇

16.3 结合SAR与流水线（续）

16.3.1 两级流水线的优势（续）

跨导 Gm，以及 CL,tot 是运放的总输出负载。如果我们假设为一阶阶跃响应，那么第一级MDAC在保持阶段结束时的输出为
Vres = Videal + Verr 且 Verr = (Videal − Vinitial) e^(−T·Gm / CL,tot)
其中 T 是建立的可用时间，β 是反馈系数。

一个简单的论证可以说明提高第一级增益带来的功耗优势。当第一级MDAC的分辨率 M 每增加1位时，反馈系数 β（≈ 2^(−1−M)）大约减小一半。第一级分辨率增加1位也意味着后续级所需的分辨率减少1位。因此，恶化的反馈系数 β 大致被对建立误差 Verr 的容限增加所抵消。另一方面，后续级所需分辨率减少1位也大约使输出负载电容 CL,tot 减小一半。这种 CL,tot 的减小降低了运放所需的跨导 Gm，从而直接导致运放功耗降低。然而，当运放的输出自寄生参数主导了 CL,tot 时，随着第一级MDAC分辨率的提高所带来的功耗改善将不再显著。

随着第一级分辨率的提高，流水线ADC的线性度得到改善[9]。这是因为提高第一级分辨率可降低由电容失配引起的非线性。此外，高分辨率级的大增益会减小后续级的非线性和噪声贡献。

16.3.2 SAR辅助的流水线

SAR辅助流水线ADC架构[2]是一种适用于中等高分辨率模数转换的节能型混合架构。SAR辅助流水线ADC将两个SAR模数转换器与一个余量放大器（即增益）相结合，如所示。这两个SAR模数转换器在两级流水线级中作为高分辨率子ADC工作。与采用闪存式子ADC的传统流水线型ADC以及传统的SAR型ADC相比，SAR辅助流水线ADC具有多项优势[2]。如前所述，随着第一级子模数转换器分辨率的提高，我们能够改善整个ADC的线性度，并降低运放的功耗[9]。SAR子ADC非常具有吸引力，因为它比闪存式子ADC消耗更少的功耗。基于SAR的第一级另一个重要优点是，SAR子ADC与MDAC（乘法数模转换器）共享相同的采样机制，从而无需单独的前端采样保持电路。

对于相同的整个ADC分辨率，SAR辅助流水线架构相比传统SAR架构也具有优势。特别是对于中高分辨率（例如12位），在传统SAR模数转换器中，比较器噪声性能面临挑战。另一方面，比较器在同等分辨率的SAR辅助型流水线ADC中，SAR子ADC的噪声要求大大放宽。另一个优点是，流水线结构消除了传统SAR架构的速度瓶颈。最后，由于采用了冗余和数字校正技术，只要第一级SAR电容式数模转换器的建立误差保持在级冗余的误差校正范围内，SAR辅助型流水线ADC便可容忍该建立误差。

两级SAR辅助流水线[2, 4]

16.4 环形放大器

共源共栅折叠式OTA基开关电容残差放大器一直是传统流水线和SAR辅助型流水线ADC的核心组件[2, 11]。然而，传统的OTA结构功耗较高，且输出摆幅受限。这种受限的输出摆幅迫使级增益小于由第一级分辨率和流水线冗余所建议的值。因此，SAR辅助流水线通常需要降低第二级的参考电压[2]，但这会消耗额外的功率。另一种选择是在第二级SAR模数转换器中使用 R‐2R 数模转换器[11]。动态放大器是流水线ADC中OTA的一种低功耗替代方案[12, 13, 15, 16]。通过时域积分，动态放大器可实现对残余信号的低功耗放大。其优点在于该积分过程可以滤除噪声[14]；然而，动态放大时开环增益不精确，需要在流水线中进行增益校准。这不仅增加了设计复杂性和测试成本，还降低了对工艺、电源电压和温度（PVT）变化的鲁棒性[13]。

环形放大器[17, 18]是一种节能的运算跨导放大器替代方案，其本身具有高输出摆幅。环形放大器的高增益使其能够在无需增益校准的情况下进行闭环操作。[4]提出了一种全差分环形放大器，从而实现了全差分开关电容级。基于压摆率的充电使环形放大器更加节能。近年来的环形放大器对 PVT 变化具有较强的鲁棒性[4, 18]，因为它们不需要外部偏置。

原始环形放大器[17]，是一个带有消除失调的第一级的三级反相器基放大器。当环形放大器虚地（即图 IN 中的电压）接近所需的共模电压时，最后一级进入亚阈值区，从而稳定环形放大器。该功能通过具有独立浮动输入失调电压的分体式第二级反相器放大器实现。在自动归零期间，第二级反相器的浮动输入失调通过外部偏置电压 VOS 施加到电容器 C2 和 C3 上。

第3级工作在亚阈值区可产生高输出电阻，从而在输出端形成主极点，使放大器稳定。与运算跨导放大器相比，环形放大器具有多个固有优势。首先，即使电源电压较低，环形放大器也能通过其三级级联的增益级轻松实现高增益。其次，如前所述，基于压摆率的充电方式能效很高。第三，由于最后一级是一个简单的反相器，最终工作在亚阈值区，环形放大器能够处理接近轨到轨的输出信号摆幅。

在[18]中介绍并在中所示的自偏置单端环形放大器相比原始环形放大器电路，对工艺、电压、温度变化具有更高的鲁棒性且功耗更低。改进的鲁棒性以及无需外部偏置使得该环形放大器更加实用。[18]中的一个创新之处在于末级使用了高阈值电压 NMOS 和 PMOS 晶体管，由于高阈值电压场效应晶体管在给定栅源电压下具有高出一个数量级的输出电阻，从而扩展了稳定范围。另一种有助于稳定设计的技术是在第三级 NMOS 和 PMOS 晶体管的栅极之间添加电阻 RB，如所示。当第二级反相器电流流过 RB 时产生的电压降会在 VIN 接近所需共模电压时动态地向末级反相器的栅极施加不同的电压。另一方面，当 VIN 远离共模电压时，末级 NMOS 和 PMOS 晶体管的栅极仍被轨到轨驱动，以确保高压摆率。与[17]中的环形放大器相比，一个优点是合并的三级结构实现了自动归零，从而提高了 PVT 容差。

中的环形放大器是单端电路，因此继承了单端结构的缺点。单端电路众所周知的缺点包括有限的共模和电源抑制能力。此外，单端电路不像差分电路那样抑制偶次谐波。如所示，伪差分结构结合共模反馈（CMFB）电路[17, 18]在一定程度上缓解了这些问题。中的开关电容 CMFB 包含共模感知电容器 CSC 和 CS- 以及反馈电容器 CF。VCM 是共模电压参考。一个限制是，这种伪差分 CMFB 会降低环形放大器的有效增益，因为 CF 在环形放大器的输入端形成一个电容分压器。有效增益从标称环形放大器增益 AV 降低为 AV·CC / (CC + CF + CIN)，其中 CC 是自动归零偏移存储电容，CIN 是环形放大器的输入寄生电容。

如，[4]介绍了一种全差分环形放大器，该结构避免了单端环形放大器结构的问题。在全差分环形放大器中，一个单差分对取代了一对单端环形放大器的第一级[18]。NMOS 和 PMOS 差分对的电流复用提高了跨导，从而降低了环形放大器的主导热噪声。为了进一步节省功耗，在不需要时，第一级可通过使能信号 ˆEN 关闭电源。

有效的偏置和 CMFB 对于环形放大器的可靠运行至关重要。偏置和 CMFB 如所示。自动归零使环形放大器的输入和输出电压接近能实现最高放大器增益的值。有两个独立的 CMFB 环路，分别用于设置第一级的共模以及整体环形放大器的共模。在自动归零阶段，一个由 PMOS 器件 M4、M5 和 M6 组成的 CMFB 环路工作在三极管区的[19]，粗略调节第一级的输出共模电平。一个独立的开关电容 CMFB 电路在放大相位期间强制整个环形放大器的输出共模电平为 VCM。

环形放大器的第二级和第三级基于反相器。类似于单端自偏置环形放大器[18]，电阻 RB 在（）中对第三级的 PMOS 和 NMOS 栅极施加动态偏移电压。此外，第二级中的高阈值电压器件可提高增益。这是必要的，因为动态偏置可能导致第二级晶体管工作在三极管区。三极管区工作会显著降低第二级增益以及整个环形放大器的增益。与第三级类似，使用高阈值电压晶体管可扩展第二级晶体管工作在饱和区时的输出电压范围。对于 65 纳米 CMOS 仿真小信号增益大于 80 分贝。

16.5 带环形放大器的SAR辅助流水线ADC

一款基于环形放大器的 50MS/s 13 位 SAR 辅助流水线 ADC 原型[4]，如所示，采用了一个 6 位第一级 SAR ADC 和一个 8 位第二级 SAR 子 ADC。与传统 SAR 辅助流水线 ADC 不同的是——其优点在于差分环形放大器的宽输出范围允许实现完整的 32× 增益残余级。宽输出摆幅放宽了对第二级子模数转换器的噪声约束，从而节省功耗。整个 ADC 支持 2.4 Vpk-pk diff（即轨到轨）输入。一级冗余的一位设计允许流水线可容忍第一级子模数转换器的误差。对于理想的第一级电容式数模转换器阵列和比较器，残余的输出范围为 0.3–0.9 V。放大器的额外输出范围有助于实现 1 位冗余。

为了降低第一级的开关能量，SAR 电容式数模转换器阵列被分为两个独立的电容数模转换器阵列，大 DAC 和小 DAC，如所示。将 CDAC 分成两个独立的电容阵列还可以减少由于 CDAC 电容失配引起的积分非线性和微分非线性误差。第一级 CDAC 的总差分采样电容为 4 pF，以满足 13 位热噪声要求。利用 6 位第一级 SAR 子模数转换器仅需满足 6 位热噪声性能的特点，小 DAC 作为第一级 SAR 模数转换器的一部分，仅使用四分之一的采样电容，从而降低 SAR DAC 的功耗。合并电容切换 (MCS)[20] 进一步降低了 SAR DAC 的能量消耗。异步 SAR 操作[21] 消除了对高频 ADC 时钟的需求，并减少了比较器亚稳态引起的误差。

Big DAC 和 Small DAC 均对同一输入信号进行采样。Big DAC 包含剩余四分之三的采样电容，仅在残差生成期间需要。根据 SAR 的判决，采用源自 [22] 的浮动检测与跳过（FDAS）CDAC 开关技术，实现 Big DAC 的节能开关。在第一级 SAR 转换完成后，Big DAC 和 Small DAC 的残余合并在一起，并传递给 32× 余量放大器。

显示了残余增益结构的简化单端示意图——实际实现为全差分。ˆA 控制放大相位，而 ˆS 和 ˆS’ 为采样/自动归零相位控制信号。自动归零确保环形放大器的输出摆幅得到充分利用。一个相对较大（4 pF）的偏移存储电容 CAZ，可最小化自动归零噪声折叠[23]。然而，由于 CAZ 上的采样电压保持不变，因此较大的 CAZ 电容不会对功耗产生不利影响。此外，该较大的 CAZ 电容在自动归零期间有助于稳定环形放大器。这是因为 CAZ 在自动归零期间为环形放大器提供了一个大负载，从而降低了主极点频率和压摆率。

余量增益级结构的简化单端示意图[4]

1st stage	跟踪	转换	转换	残余传递
残余放大器	自动归零	Off	Off	残差放大
2nd stage	转换	转换	复位	跟踪

显示了整个 SAR 辅助型流水线 ADC 的简化时序图。为了降低功耗，在第一级 SAR 模数转换器工作期间，环形放大器被断电。残差放大在第一级 SAR 模数转换器转换完成后开始——这最大化了残差放大的时间。在该原型中，8 位第二级 SAR 子模数转换器对放大后的残差进行数字化。第二级与第一级子模数转换器一样，采用 MCS、底板输入采样和异步 SAR 逻辑。第二级 8 位电容式数模转换器阵列在子模数转换器完成转换后复位至 VCM，以便残差放大始终从 VCM 开始。该复位通过将环形放大器所需的最高压摆率减半来提高效率[18]。