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第一块商用FPGA是1985年Xilinx推出的XC2064，如今FPGA因其自身的可重复编程和并行性等特征已经是人们在克服冯诺依曼架构缺陷的一个重要方向。在日常的使用中，一直想深入了解下FPGA的内部构成，而每次看到LUT、CLB等都是云里雾里的。这次幸运地在"Data Processing in FPGAs"这本书里找到了我想要的答案，其介绍很好地契合了我想了解的level，感兴趣的推荐直接去阅读原文。下面先从图1所示设计流程内容进行阐述，分为Logical和Physical两个层级。Logical

Motivation数据搬运耗时，加上存储性能提升，近存计算和存内计算优势逐渐显现。将query offload到SSD上去，以此来减少开销（DRAM和虚拟核资源等的占用）。以前的工作或是支持的sql操作不多，或是能够处理的数据量不大。AQUOMAN目标是对于1TB数量级的数据处理有明显的提升，同时能支持所有的sql操作。Related Work对于data center加速方面的研究包括Operator-specific和Query-specific，前者包括加速排序和join等单一操作，后者针对完

为什么迁移到SpinalHDLverilog的学习曲线过于陡峭，而且verilog自身演进太慢，即使systemverilog也有很多不如人意的地方。本身水平太菜，至今未成为一个资深的verilog 开发人员，对于自己来说，要么继续啃Verilog，要么拥抱新工具。与HLS不同的是，SpinalHDL本身仍然是一种硬件描述语言，据称是“The overhead (of SpinalHDL generated RTL compared to human written VHDL/Verilog) is

tWTR(Write to Read)大约在7.5ns的数量级，读写之间切换时，主设备需要在DIMM和处理器之间进行切换，切换需要耗时。解决方法有，将写操作batch，在batch传输的这一段时间内，读操作无法干涉。MyHDLOne of the most exciting possibilities of MyHDLis to use it as a hardware verification language (HVL). A HVL is a language used to write .

Pipeline FeedbackA design with feedback limits the initiation interval to be no less than the delay of the feedback path. There are three types of feedback:data dependent, 即inter-loop dependency。“If the only loop in the design is the main loop the var

what was initially a straightforward process from specification to implementation becomes a nightmarish iterative cycle. The hand-coded RTL design is tested, bugs are reported, and time is spent trying to hunt them down and fix them individually - only to.

OPTIMIZATION GOALS在schedule viewer下尽量减少空闲周期(bubble)。the data processing rate of the design, Initiation Interval (most critical)latencyarea/resourcesCOMMON TRADE-OFF STRATEGY资源/空间换时间COMMON INDICATORSInitiation interval (II): the number of cloc

最终转换的是HDL，也就是说HDL干不了的HLS肯定干不了，HDL能干的HLS也不一定能成。HLS与HDL相比，使用C/C++来设计电路，并可以自动添加流水、循环（部分）展开等操作。C仿真是验证的C文件的语法正确性？C综合的输出文件是HDL文件吗？然后后续步骤就是常规HDL设计流程了？-C仿真是算法层面的验证， C test bench验证的是C设计的正确性而非和C设计文件一起转换成HDL和相应的tb文件之后再进行验证（这一过程也存在），这样使得验证速度提升，时序等正确性由HLS工具来保证。dire

前记：之前订阅了该训练计划，但一直闲置，如今打算从头整理下，感兴趣的可以自己订阅该计划；如有错误，望不吝赐教Relational Engine用户通过协议层传入进SQL命令语句，先经Command Parser检查语法是否正确，并生成query tree；之后Query Optimizer在query tree的基础上生成执行计划；Query Executor接收到该计划后，先将其缓存在Buffer Pool的Plan Cache中。Storage EngineAccess Methods通过B

每当他将注意力扩展到一个新领域时，他总是认真地把学习心得等整理成一本很厚而又十分工整的笔记，他后来的许多著作如《统计物理学导论》、《热力学》等，都是根据他的笔记进一步加工和整理而完成的。...

一个做学问的人，除了学习知识外，还要有taste，这个词不太好翻译，有的翻译成品味、喜爱。一个人要有大的成就，就要有相当清楚的taste。就像做文学一样，每个诗人都有自己的风格，各个科学家，也有自己的风格。我在西南联大七年，对我一生最重要的影响，是我对整个物理学的判断，已有我的taste。…一个人在刚接触物理学的时候，他所接触的方向及其思考方法，与他自己过去的训练和他的个性结合在一起，会造成一个英文叫做taste，这对他将来的工作会有十分重要的影响，也可以说是有决定性的影响。当然，还有许多别的重要的因.

P/NP 是克雷数学研究所公布的 7 个千禧年数学难题之一，该研究所为求解这道难题设立了百万美元的奖金。不过，P/NP 问题的意义远不止于此。P 指的是用计算机能很快求解的问题，NP 指的是我们想找到最优解的问题。如果P = NP ，那么我们将很容易找到任意给定问题的解。 P = NP 意味着我们所了解的社会将发生巨变，医学、科学、娱乐和人类社会一切任务的自动化程度都将立即发生质的飞跃。相反，如果 P != NP ，那么总会有部分问题无法迅速地被解决。那也没有关系，因为我们可以根据具体情况.

指标数量级上的认识，CPU 10~100GFLOP/s的峰值性能， GPU为10TFLOP/s，功耗下限(嵌入式GPU) 10W， 而物联网极低功耗要求为1mW ~ 1W。基于FPGA和ASIC的加速器设计可以分为两类，一类是将神经网络按层/模块对应硬化，主要在FPGA上实现，借助HLS等辅助编程；另一类是设计xPU，含指令集和编译器设计。精巧的内存架构设计可为计算单元提供足够的数据，从而确保计算模型的流水线不会因为缺少数据而出现停顿或气泡，这是实现高效率的关键。为此，我们需要同时考虑片上和片外存储以

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刷知乎看到一答主玩slg时，写到“我当时1对2，就是被逼到绝地了，当时脑子里没有任何兵法啊，历史先例啊，告诉你们想这些就纯扯。脑子里就俩想法，要么打赢，要么输了退游。选择打赢。”醍醐灌顶，在给朋友的建议时，自己会让其不要给自己留太多后路，果断去选，但自己才是留后路最多的，三选一乃至多选一。在phd这件事上，要么尽你全力，要么退学。选择尽我全力Ref– 知乎回答...