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第一块商用FPGA是1985年Xilinx推出的XC2064，如今FPGA因其自身的可重复编程和并行性等特征已经是人们在克服冯诺依曼架构缺陷的一个重要方向。在日常的使用中，一直想深入了解下FPGA的内部构成，而每次看到LUT、CLB等都是云里雾里的。这次幸运地在"Data Processing in FPGAs"这本书里找到了我想要的答案，其介绍很好地契合了我想了解的level，感兴趣的推荐直接去阅读原文。 下面先从图1所示设计流程内容进行阐述，分为Logical和Physical两个层级。 Logical

为什么迁移到SpinalHDL verilog的学习曲线过于陡峭，而且verilog自身演进太慢，即使systemverilog也有很多不如人意的地方。本身水平太菜，至今未成为一个资深的verilog 开发人员，对于自己来说，要么继续啃Verilog，要么拥抱新工具。 与HLS不同的是，SpinalHDL本身仍然是一种硬件描述语言，据称是“The overhead (of SpinalHDL generated RTL compared to human written VHDL/Verilog) is

Pipeline Feedback A design with feedback limits the initiation interval to be no less than the delay of the feedback path. There are three types of feedback: data dependent, 即inter-loop dependency。“If the only loop in the design is the main loop the var

what was initially a straightforward process from specification to implementation becomes a nightmarish iterative cycle. The hand-coded RTL design is tested, bugs are reported, and time is spent trying to hunt them down and fix them individually - only to.

最终转换的是HDL，也就是说HDL干不了的HLS肯定干不了，HDL能干的HLS也不一定能成。HLS与HDL相比，使用C/C++来设计电路，并可以自动添加流水、循环（部分）展开等操作。 C仿真是验证的C文件的语法正确性？C综合的输出文件是HDL文件吗？然后后续步骤就是常规HDL设计流程了？ -C仿真是算法层面的验证， C test bench验证的是C设计的正确性而非和C设计文件一起转换成HDL和相应的tb文件之后再进行验证（这一过程也存在），这样使得验证速度提升，时序等正确性由HLS工具来保证。 dire