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RSS订阅原创 verilog中module内外同时利用上升沿控制某变量的一种方法
虽然没法直接控制作为输出的wire类型变量，但是可以将输出的wire类型变量作为信号，控制当前module的另一个变量send_status，可以是reg类型也可以时wire类型，这里假设还是wire类型，用这些输出的信号控制send_status，这样就可以用send_status来指示我们的输出状态了。Q：这个变量是一个上升沿控制，也就是说要实现这个控制，就需要另一个alway@块，即另一个module。A：那把那个变量改成reg类型，这样就可以在这个module的always@块里面赋值了。
2025-04-14 20:11:10
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原创 概率论与数理统计——条件概率与事件独立性
两系统的连接方式如下图所示，比较两系统的可靠性。的概率，条件概率完全继承了概率的各种性质，如加法原理、逆事件概率和为1等。一个元件（或系统）能正常工作的概率称为元件（或系统）的可靠性。在实际生活中我们也会对多个事件讨论独立性问题，比如对于事件。相互独立，将这n个事件进行k组的分割，则对每组的事件进行。【例】两系统都是由4个元件组成，每个元件正常工作的概率为。都可靠，故设事件A={整个系统可靠}，相互独立，则其中任意k个事件相互独立。（2）不可能事件与任何事件独立。（1）必然事件与任何事件独立。
2024-09-24 11:57:42
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原创 概率论与数理统计——概率的公理化定义与定理
【例】有n封信件与信封，现将信件随机装入信封，求信封中完全没有正确信件的概率。｛第i 封信放入第i 个信封｝｛没有一封信在正确的信封｝｛第1封信放入第1个信封｝
2024-09-14 23:50:39
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原创 std::string 输入方法——摘自ChatGPT
``cppreturn 0;``````cppreturn 0;``````cppchar ch;= '.') {str += ch;return 0;``````cppreturn 0;``````cppchar ch;= '\n') {return 0;
2024-09-01 17:03:02
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空空如也
multisim电流镜电路模拟
2024-12-10
vscode中verilog HDLh环境配置问题
2024-10-07
c++——jump to case label错误原因分析
2024-08-03
VScode中C++环境配置问题
2024-07-12
matlab热图绘制与xvalue数组长度超过限制
2024-04-01
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