Astro学习(1)Design & Timing setup

最新推荐文章于 2023-06-01 08:03:23 发布

kingbeful

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分类专栏：我的奋斗文章标签： constraints library delay reference tools output

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本文详细介绍了集成电路设计的主要步骤，包括导入Verilog网表文件、设置库名称、读取技术文件等前期准备工作，以及建立时序约束的过程。针对不同的设计需求，文章还提供了设置时序模型和环境的具体操作指导。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

总的步骤是

design & Timing setup
floorplan
place
CTS
routing

1 建立布线环境
1.1 读入设计
Tools -> Data Prep

//======================Verilog================
Netlist in -> verilog to Cell

read verilog file
set library name
set output CELL name
set top module name
read tech file

add reference library use Rerference Library

use Global Net Options to set P/G net name

//=========================TLU+==============

Tech File -> ITF to TLU+
LPE mode choose MIN & MAX
enter min.tluplus & max.tluplus
enter map file

if want check -> sanity check

1.2 建立时序约束
Tools -> Astro

Timing -> Constraints: Load SDC           (before load use cmd "ataRemoveTC")
if want check:
Timing -> AstroTime: Timing Data Check...

因为在pre-CTS时不需要传播延时时钟和其他一些内部的连接的延时,并且为了节省时间delay model设为 Low Effort
Timing -> AstroTime: Timing Setup -> Model
   change Net Delay Model to Low Effort
Timing -> AstroTime: Timing Setup -> Envitonment
   Turn on the Ignore Interconect
   Turn on the Ignore Propagated Clock