cpu设计实战第三章实验

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#verilog #fpga开发

该实践任务涉及寄存器堆的仿真，初始设置后在第2011个时间单位开始有效操作。we信号控制数据写入，当we为1时，waddr指定的寄存器被wdata的值更新。例如，第1号寄存器在we变为1后被赋予特定值。

实践任务一：寄存器堆仿真

在这里插入图片描述

	raddr1 =  5'd0;
    raddr2 =  5'd0;
	waddr  =  5'd0;
	wdata  = 32'd0;
	we     =  1'd0;
	task_phase =  4'd0;
	#2000;

信号初始化以后延迟2000个时间单位，在显示提示信息以后又延迟11个时间单位，所以第一次有效的波形显示是在第2011时间单位的时候。

// Part 0 Begin
	#10;
	task_phase = 4'd0;
	we         = 1'b0;
	waddr      = 5'd1;
	wdata      = 32'hffffffff;
    raddr1     = 5'd1;
    #10;
	we         = 1'b1;
	waddr      = 5'd1;
	wdata      = 32'h1111ffff;
    #10;
	we         = 1'b0;
    raddr1     = 5'd2;
    raddr2     = 5'd1;
	#10;
    raddr1     = 5'd1;
    
    #200;