[BD 41-758] The following clock pins are not connected to a valid clock source

最新推荐文章于 2024-10-17 09:06:32 发布
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博主在vivado2018.3 block design中基于zynq使用crossbar和bram controller时，遇到时钟引脚未连接有效时钟源的错误警告，虽图中连接正确且validate design提示无误，但仍报错。最终找到解决办法，先对block design验证后重置zynq，再重新生成各模块，最后生成zynq wrapper。

[BD 41-758] The following clock pins are not connected to a valid clock source
最近在vivado2018.3 block design 中基于 zynq 使用 crossbar 和 bram controller时遇到上面的错误警告，提示的意思是说bram controller链接的时钟不对，但是图中分明已经正确链接了，且validate design的时候对话框也提示正确。几经折腾，后来找到了解决办法，如下

（1）首先，在对block design进行validation后，对zynq进行重置，方法是点击 Reset Output Products，如下图所示
在这里插入图片描述

（2）接下来，重新生成各模块，即点击Generate Output Products
在这里插入图片描述
（3）最后，生成 zynq wrapper 就可以了
在这里插入图片描述

【FPGA】ILA错误:Make sure the clock connected to the debug hub (dbg_hub) core is a free running clock..
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（2）如果有多个ILA，有的ILA时钟常供，有的ILA时钟可能会没有，那么通过修改自动生成的如下约束选择到常供的时钟即可。ILA的debug hub时钟需要连接到一个常供的时钟上，如果连接的时钟没有时钟即会报上述错误。（1）首先要确保所抓的信号的时钟是提供的。
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