FPGA中用initial过程语句对测试变量A、B、C赋值

最新推荐文章于 2025-06-18 23:30:00 发布

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本文提供了使用Verilog语言编写的简单测试模块代码示例，包括时间尺度定义、模块声明、寄存器定义及初始块中的一系列操作。通过设置不同的信号状态，展示了Verilog在描述时序逻辑方面的应用。

测试代码为：

`timescale    1ns/1ns

module    test();

    reg    A,B,C;
    
initial
    begin
        A = 0;

    #50    A = 1    B = 1; C=0;
    #50    A = 0    B = 0;
    #50    A = 1    C = 1;
    #50    B = 1;
    #50    B = 0    C= 0;
    #50    $finish;
    end

endmodule